soc設(shè)計流程及集成開發(fā)環(huán)境

識產(chǎn)權(quán)(IP——IntellectualProperty)核復(fù)用(Reuse)技術(shù)為支撐。技術(shù)方法和工具，也是解決電子產(chǎn)品開發(fā)中的及時上市(TTM——Timeto理器(dsp)的嵌入式系統(tǒng)、基于微處理器(MPU)的嵌入式系統(tǒng)。其中，基于MCU據(jù)處理能力強，但是存儲空間也是有限的(KMMPU通?？梢苑譃閮煞N類型：基于CISC架構(gòu)微處理器的嵌入式系統(tǒng)和基于RISC架其中，CISCx86一種類型的嵌入式處理器；RISC嵌入式系統(tǒng)的核心器件——處理器(包括MCUdsp和MPU構(gòu)、PowerPCMIPS上不僅具有各種功能的外圍接口，而且通常內(nèi)置有RISCRISC嵌入式系統(tǒng)的核心器件——處理器(包括MCU、dsp和MPU等)已經(jīng)向高來的嵌入系統(tǒng)的發(fā)展的重點將從板級電子系統(tǒng)設(shè)計轉(zhuǎn)到芯片級電子系統(tǒng)設(shè)計上CPLD/FPGA最為典型的是世界上兩大可編程器件供應(yīng)商——Xilinx公司和Altera公司在FPGA/CPLD，Xilinx的可編程片上系統(tǒng)器件有：Virtex系列、Virtex-E系列、Virtex-II系列、等5個階段；的，對于系統(tǒng)設(shè)計者來講，應(yīng)根據(jù)設(shè)計要求盡量選擇合適的器件；可復(fù)用TP庫所能提供的IPSOC型的基于IP核庫的片上系統(tǒng)(SOC)設(shè)計流程。難行，并且必將失去競爭力。從總體上講，各個層次的IPEDA同設(shè)計，圖3給出軟硬件協(xié)同設(shè)計的一般流程。在軟硬件協(xié)同設(shè)計的過程中，傳統(tǒng)的硬件描述語言(VHDL、VerilogHDL)和破，為此必須使用新的系統(tǒng)級描述語言——S3(SOPC)的集成設(shè)計環(huán)境片上系統(tǒng)(SOC)設(shè)計所需要的EDA計流程的前端與ASIC不同功能的EDA集成設(shè)計環(huán)境組成。第一層次的EDASOC便確定哪些功能可以在芯片上實現(xiàn)、哪些功能只能在PCB上實現(xiàn)。第二層次的EDASOCSOC計階段是基于SOPC的硬件系統(tǒng)設(shè)計流程。在軟件系統(tǒng)設(shè)計中，通常經(jīng)歷如下幾當(dāng)復(fù)雜的集成EDA開發(fā)環(huán)境，常見的可編程片上系統(tǒng)集成化EDA開發(fā)套件——AlteraQuartusIIEDAXilinxISE5．x因此，需要系統(tǒng)設(shè)計設(shè)計者根據(jù)現(xiàn)有的商用化EDA工具構(gòu)建這樣的集成設(shè)計環(huán)境。有理由相信在不久的將來，將會推出類似的集成EDA工具環(huán)境。SOC