FPGA中RocketIO GTP收發(fā)器的高速串行傳輸實現(xiàn)方案

FPGA中RocketIOGTP收發(fā)器的高速串行傳輸實現(xiàn)方案提出了基于Xilinx公司Virtex-5系列FPGA中RocketIOGTP收發(fā)器設計的一個高速串行傳輸實現(xiàn)方案，詳細闡述了硬件設計要點和軟件實現(xiàn)概要，系統(tǒng)實測表明，該方案能在某信號處理系統(tǒng)兩個板卡之間穩(wěn)定地進行1.6Gb/s的數(shù)據(jù)傳輸，誤碼率優(yōu)于10e-12，傳輸距離大于1米。引言傳統(tǒng)的并行總線互聯(lián)技術(shù)因為需要占用大量的芯片管腳與印制板空間，隨著更高的速度要求，多條信號線之間幾乎無法實現(xiàn)完全同步，為抵消串擾和干擾需要在多條信號線中間插入隔離地線從而使總線數(shù)目突增，造成板級布線難度和系統(tǒng)設計以及復雜度急劇增加，也無法滿足電子系統(tǒng)便攜和小型化要求。而采用包含源時鐘的差分同步串行傳輸方式，如LVDS，因為采用低壓差、小擺幅，避免晶體管進入‘飽和’與‘截止’區(qū)從而具有快速恢復時間，因此可以做到很高的傳輸速率，但由于時鐘與數(shù)據(jù)要分別發(fā)送，傳輸過程中各信號瞬時偏差和相位抖動會破壞數(shù)據(jù)與時鐘之間苛刻的定時關(guān)系，所以傳輸速率很難超過1Gb/s每信道。最終，高速、低功耗、極低IO引腳數(shù)量、低布線難度、采用自同步（即CDR，時鐘數(shù)據(jù)恢復）方式的串行互聯(lián)技術(shù)，通過編碼與時鐘恢復功能，將時鐘‘內(nèi)嵌’于數(shù)據(jù)中，在接收端從數(shù)據(jù)中提取出所需要的時鐘信息，高速傳輸情況下不存在時鐘與數(shù)據(jù)的同步問題，因而極大提高了傳輸速率并降低了開發(fā)難度和成本，成為新一代信息交換與傳輸方式的主流。Xilinx公司的Virtex-5系列FPGA中集成了基于RocketIO的多個GTP或GTX硬核，能夠分別提供高達3.75Gb/s和6.5Gb/s的單路傳輸速率，在FPGA中可使用廠商提供的多種高速串行通信協(xié)議IP核，也可以自定義和開發(fā)簡單高效、低延遲和開銷的通信協(xié)議，從而可以幫助設計人員方便和靈活高效而可靠的實現(xiàn)高速串行通信。本文利用Virtex-5SX95TFPGA中集成的GTP收發(fā)器設計和實現(xiàn)了一個高速串行傳輸系統(tǒng)，實測表明，該系統(tǒng)能在某信號處理系統(tǒng)兩個板卡之間穩(wěn)定地以1.6Gb/s的速度進行數(shù)據(jù)傳輸，誤碼率優(yōu)于10e-12，傳輸距離大于1米。1．Vritex-5RocketIO簡介1.1GTP_DUAL的組成

RocketIO是Xilinx公司FPGA集成的高速串行收發(fā)器，在Vritex-5平臺下的LXT和SXT系列FPGA中，RocketIO稱為GTP，傳輸速率為100Mb/s～3.75Gb/s，速率在100～500Mb/s范圍內(nèi)時具有可選5倍過采用功能，單個GTP功耗小于100mW；在FXT和TXT系列FPGA中，RocketIO稱為GTX，傳輸速率為750Mb/s～6.5Gb/s，速率在150Mb/s～750Mb/s范圍內(nèi)時具有可選5倍過采用功能，單個GTX功耗小于200mW；而在以往的Virtex-II平臺下平均每8個RocketIO收發(fā)器功耗為2.2W，在Vritex-4平臺下高達3.6W。Vritex-5平臺下的每2個相鄰的GTP或GTX組成一個基本的GTP_DUAL，圖1給出了一個GTP_DUAL結(jié)構(gòu)框圖。

從圖中可以看到，一個GTP_DUAL由2個GTP收發(fā)器和一個共享資源塊（包括時鐘/復位/電源控制/動態(tài)重配DRP）組成，每個GTP收發(fā)器分別由發(fā)送與接收物理編碼子層PCS和物理媒體接口子層構(gòu)成，結(jié)構(gòu)緊湊并且參數(shù)可根據(jù)需要靈活配置，使得GTP_DUAL具有低資源占用和低功耗的特點。1.2GTP_DUAL時鐘驅(qū)動方式

GTP具有3種時鐘輸入方式：專用時鐘引腳輸入、共享臨近GTP_DUAL時鐘輸入、使用FPGA內(nèi)部時鐘輸入。對于使用專用引腳輸入方式，當時鐘源滿足器件手冊上的指標要求時設計具有最佳性能。使用共享臨近的GTP_DUAL時鐘輸入時：在同一列上，時鐘布線跨度從源端到目的端，中間相隔的數(shù)量不超過3，反之亦然，且禁止GTP_DUAL之間時鐘交叉走線；從外部差分對時鐘腳引入的單個時鐘，所驅(qū)動的GTP_DUAL總數(shù)量不超過7，性能次之。使用FPGA內(nèi)部時鐘（GREFCLK）輸入方式，雖然用法靈活多樣，但性能最差，因為它引入了較大的時鐘抖動，所以只適用于低傳輸速率、低誤碼率要求的場合。1.3GTP_DUAL電源設計要求

由GTP收發(fā)器構(gòu)成的高速串行傳輸系統(tǒng)，其傳輸鏈路性能極大地決定于鏈路兩端電源與時鐘源及布線設計的好壞，除禁止使用開關(guān)電源直接為GTP_DUAL供電外，手冊建議以POL方式做電源分配方案，即使用二次降壓，先用開關(guān)電源進行一次電源變換，再用滿足手冊要求的低紋波線性穩(wěn)壓電源LDO為它供電，且要對每一個使用的電源引腳做濾波處理。2．系統(tǒng)硬件平臺設計2.1GTP_DUAL參考時鐘設計

GTP收發(fā)器能否可靠的工作，高精度、高質(zhì)量的參考時鐘源至關(guān)重要，手冊給出的參考時鐘最大頻率誤差容限為±350ppm，并建議選用差分時鐘，本設計采用了低抖動、高性能的差分時鐘晶振，采用專用時鐘引腳驅(qū)動方式，硬件連接如圖2所示。時鐘晶振為SILICONLABS公司的530FB80M0000DG，工作電壓2.5V，差分LVDS信號輸出，工作頻率為80M，最大頻率誤差±31.5ppm，相位抖動典型值0.26ps。為了獲得最好性能，印制板設計時，晶振四周用地包圍，下方禁止電源或其他信號過孔和穿越，其差分輸出到GTP_DUAL專用時鐘引腳的走線上串接了電容構(gòu)成AC耦合方式，這樣既隔斷了直流漂移又有效消除了時鐘抖動與偏移；布線時差分對時鐘線嚴格按照差分等長和信號完整性處理，禁止信號線彎折和過孔穿越。2.2GTP_DUAL電源設計

在一個使用GTP收發(fā)器的FPGA設計中，傳輸鏈路的整體性能除與參考時鐘源至關(guān)重要外，還高度依賴于供電電源的質(zhì)量，手冊要求采用專用電源，禁止與其他數(shù)字和模擬電路混用相同的電源，但單片或多片F(xiàn)PGA的GTP_DUAL之間可共享同一組電源。本設計采用二次降壓變換POL方式為GTP_DUAL供電，低紋波線性穩(wěn)壓器選用TI公司的TPS74401，該芯片具有1%精度0.8V到3.6V可調(diào)輸出，滿載電流為3A時有115mV的超低壓降以及優(yōu)越的瞬態(tài)響應和過流、過熱保護，供電紋波抑制比PSRR在1KHz時優(yōu)于70dB、超低輸出噪聲、軟啟動時間可編程等優(yōu)點。通過調(diào)整反饋端分壓電阻阻值，可為GTP方便的提供1.0V和1.2V電壓，同時為了抑制各種高頻噪聲，在GTP_DUAL的每一個電源輸入端連接了LC濾波網(wǎng)絡進行濾波。

圖2外部專用管腳時鐘驅(qū)動3.設計實現(xiàn)與測試在某信號處理系統(tǒng)中，信號處理分機通過高速以太網(wǎng)接口收到控制分機命令后控制收發(fā)開關(guān)接口使系統(tǒng)處于接收與校正狀態(tài)，通過高速AD將采集到的天線信號經(jīng)RocketIO接口送給校正分機，根據(jù)接收數(shù)據(jù)的處理結(jié)果調(diào)整和控制天線參數(shù)，達到系統(tǒng)指標要求后使天線進入正常工作狀態(tài)。系統(tǒng)組成框圖如圖3所示。

圖3：系統(tǒng)組成框圖首先系統(tǒng)上電后，各分機做自身初始化與配置，建立所需各種通信連接，對RocketIO通信接口部分，本設計采用16比特數(shù)據(jù)位寬、使能8B/10B編碼、并行端口數(shù)據(jù)速率80M、使能預/去加重和均衡、傳輸速率1.6Gb/s的設置。由于RocketIO接口只是提供了物理層的傳輸，對多通道、多鏈路、控制和反饋信息豐富的復雜通信模型，需要復雜和完善的通信協(xié)議來實現(xiàn)高可靠的數(shù)據(jù)傳輸，如PCI-E、千兆以太網(wǎng)、SATA、Aurora、RapidIO協(xié)議等；對簡單的數(shù)據(jù)傳輸場合，用戶可基于自定義協(xié)議、無反饋的實現(xiàn)數(shù)據(jù)的高效傳輸。本系統(tǒng)采用自定義協(xié)議方式，在每1KB數(shù)據(jù)中插入一個控制字符，做為同步和控制用途，傳輸信道具有低冗余和低開銷的特點。測試過程中分別采用通過高速背板和射頻電纜兩種方式發(fā)送數(shù)據(jù)，在對多種預/去加重比嘗試情況下，得到了很好的眼圖和誤碼率。由于并行數(shù)據(jù)位寬為16比特，測試中發(fā)現(xiàn)對于采用異步時鐘（數(shù)據(jù)中嵌入時鐘）方式時，數(shù)據(jù)的高/低字節(jié)易發(fā)生錯位錯誤并且錯位方式無明顯規(guī)律，這是由于通信雙方接收數(shù)據(jù)的起始邊界不固定引起的，通過多次搜索同步控制字符找到正確邊界，或發(fā)送訓練字符串可解決此問題；另外，收發(fā)雙方采用同源參考時鐘，能更好、更快的解決此問題。通過Xilinx提供的專用誤碼率測試軟件IBERT實測表明，采用長度為1.2米的等長、SMA接頭的差分穩(wěn)相射頻電纜連接方式時，本設計系統(tǒng)在1.6Gb/s傳輸速率下誤碼率性能優(yōu)于10e-12，采用高速背板連接時，達到了同樣的誤