基于VHDL語言的XILINX設計教程全

傳統(tǒng)數(shù)字系統(tǒng)設計流程設計目標人工給出真值表人工化簡卡諾圖得到最簡表達式人工使用LSI電路實現(xiàn)系統(tǒng)調(diào)試和驗證現(xiàn)代數(shù)字系統(tǒng)設計流程設計目標設計輸入功能級仿真邏輯綜合時序仿真系統(tǒng)調(diào)試與驗證entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;

architecturertloflab1isbeginy<=aor(candb);endrtl;配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察綜合后仿真轉(zhuǎn)換(Translate)轉(zhuǎn)換(Translate)映射(Map)適配(Fit)布局和布線(PAR)設計下載CPLD設計FPGA設計實現(xiàn)CLBCLBCLBCLB計算機自動完成時序收斂ISE13.1集成開發(fā)環(huán)境介紹

--主界面介紹源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口基于VHDL語言的ISE設計流程

--一個數(shù)字系統(tǒng)的設計原理外部50MHz時鐘分頻器生成電路1Hz時鐘3位的計數(shù)器送給三個燈顯示計數(shù)的值基于VHDL語言的ISE設計流程

--設計內(nèi)容使用ISE13.1完成一個數(shù)字系統(tǒng)的設計，其內(nèi)容包括：工程的建立；三位計數(shù)器的設計；設計綜合和查看綜合結(jié)果；三位計數(shù)器設計仿真；分頻器的設計；用戶約束的添加和設計實現(xiàn)；布局布線結(jié)果的查看；設計下載到FPGA芯片PROM文件的生成和下載到PROM中基于VHDL語言的ISE設計流程

--啟動ISE13.1軟件點擊此處方法1：在開始菜單下找到ISE的啟動圖標方法2：在桌面上找到ISE圖標，點擊該圖標啟動ISE13.1軟件基于VHDL語言的ISE設計流程

--新建工程點擊NewProject…基于VHDL語言的ISE設計流程

--新建工程輸入工程名字：counter工程所在的目錄點擊“Next”按紐基于VHDL語言的ISE設計流程

--新建工程產(chǎn)品范圍(productcategory)芯片的系列(Family)具體的芯片型號(Device)封裝類型（Package）速度信息（speed）綜合工具（SynthesisTool)仿真工具（Simulator）喜歡的語言（VHDL/Verilog）點擊“Next”按鈕基于VHDL語言的ISE設計流程

--創(chuàng)建一個新工程點擊“Finish”按鈕基于VHDL語言的ISE設計流程

--創(chuàng)建一個新工程工程名器件名字生成了空的工程框架基于VHDL語言的ISE設計流程--創(chuàng)建一個新的設計文件選中器件名字，點擊鼠標右鍵選中NewSource…基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件塊存儲器映像文件在線邏輯分析儀Chipscope定義和連接文件實現(xiàn)約束文件IP生成向?qū)Т鎯ζ魑募韴D文件用戶文檔文件Verilog模塊模板文件Verilog測試平臺模板文件VHDL模塊模板文件VHDL庫模板文件VHDL包模板文件VHDL測試平臺模板文件片上系統(tǒng)設計向?qū)Щ赩HDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件選擇VHDLModule輸入”top”作為VHDL模塊的名字點擊“Next”按鈕基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件點擊“Next”按鈕基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件點擊“Next”按鈕設計總結(jié)基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件生成的top.vhd文件添加代碼到top.vhd文件中基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件此處添加兩條庫調(diào)用語句基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件此處添加端口聲明語句基于VHDL語言的ISE設計流程

--創(chuàng)建一個新的設計文件此處添加一行內(nèi)部信號量聲明語句3位8進制計數(shù)器模塊添加信號連接下一步對該模塊進行綜合基于VHDL語言的ISE設計流程

--對該設計文件進行綜合行為級綜合可以自動將系統(tǒng)直接從行為級描述綜合為寄存器傳輸級描述。行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為寄存器傳輸級描述的數(shù)據(jù)通路。行為級綜合工具可以讓設計者從更加接近系統(tǒng)概念模型的角度來設計系統(tǒng)。同時，行為級綜合工具能讓設計者對于最終設計電路的面積、性能、功耗以及可測性進行很方便地優(yōu)化。行為級綜合所需要完成的任務從廣義上來說可以分為分配、調(diào)度以及綁定?；赩HDL語言的ISE設計流程

--對該設計文件進行綜合在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務：查看RTL原理圖（ViewRTLschematic）查看技術(shù)原理圖（ViewTechnologySchematic）檢查語法（CheckSyntax）產(chǎn)生綜合后仿真模型（GeneratePost-SynthesisSimulationModel）。選中該選項并將其展開基于VHDL語言的ISE設計流程

--對該設計文件進行綜合選中top.vhd文件鼠標雙擊該項控制臺界面中給出綜合過程的信息基于VHDL語言的ISE設計流程

--對該設計文件進行綜合綜合工具在對設計的綜合過程中，主要執(zhí)行以下三個步驟：語法檢查過程，檢查設計文件語法是否有錯誤；編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識別的元件序列；映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目標技術(shù)的基本元件；基于VHDL語言的ISE設計流程

--查看綜合后的結(jié)果通過查看綜合后的結(jié)果，你就會清楚地理解到底什么是綜合？綜合的本質(zhì)特征。選中top.vhd文件選中ViewTechnologySchematic選項，并雙擊該選項基于VHDL語言的ISE設計流程

--查看綜合后的結(jié)果打開頂層模塊的原理圖點擊“OK”按鈕基于VHDL語言的ISE設計流程

--查看綜合后的結(jié)果頂層模塊圖，端口鼠標雙擊該區(qū)域，打開底層設計?；赩HDL語言的ISE設計流程

--查看綜合后的結(jié)果LUT查找表D觸發(fā)器輸入緩沖區(qū)輸出緩沖區(qū)時鐘緩沖區(qū)基于VHDL語言的ISE設計流程

--揭開LUT的秘密000001010011100101110111雙擊打開LUT2雙擊打開LUT3終于明白了FPGA的LUT是怎么實現(xiàn)邏輯功能的基于VHDL語言的ISE設計流程

--對該設計進行行為仿真選中Simulation選項選中top.vhd，點擊鼠標右鍵選中NewSource…基于VHDL語言的ISE設計流程