第4章自測練習解答

3~53~5腳，9~11腳都接邏輯0時，輸出為（ ABCD );而當3~5腳，9~11第四章節(jié)4.1組合邏輯電路的分析）有關(guān)，而與（電路原來所處的自測練習）有關(guān)，而與（電路原來所處的組合邏輯電路的輸出僅僅只與該時刻的 （輸入狀態(tài) ）無關(guān)。?下圖中的兩個電路中，圖（ a）電路是組合邏輯電路。&—F1>1?A—■(a)(b)ABF2題2圖.如果與門的輸入是A、B,與門的輸出邏輯表達式是（AB.下表所示真值表表示的邏輯功能是（ 1位加法器）（1位加法器、1位減法器）。題4真值表ABL1 L20000010110011110?一組合邏輯電路如用兩級或非門構(gòu)成，則其邏輯表達式應寫成（ c）:（a）與-或式 （b）非-與式 （c）或-非式 （d）或-與式),F2=),F2=(ABBCC題6圖ABCAC題6圖ABCAB—F24.2組合邏輯電路的設計自測練習.若用74LS00實現(xiàn)函數(shù)卩=AB,A、B分別接74LS00的4、5腳，則輸出F應接到74LS00的（6）腳。74HC54芯片處于工作狀態(tài)，如果其1、2、12、13腳分別接邏輯變量A、B、C、D,當腳都接邏輯1時，輸出又為（ 0 ）。?若要實現(xiàn)函數(shù)F=（A+E） （B+D），則用哪種芯片的數(shù)量最少（b）（a） 74LS00 （b） 74LS02 （c） 74HC58 （d） 74HC54?實現(xiàn)邏輯函數(shù)F二AB-AC可以用一個（與或 ）門；或者用（三）個與非門;或者用（三 ）個或非門。.下面真值表所對應的輸出邏輯函數(shù)表達式為 F=（am（2,3,5,7） ）。題5真值表ABCF00000010010101111000101111001111如果用74LS00實現(xiàn)圖4-5所示的邏輯電路圖，則相應的接線圖為（A、B接1、2腳，3、4腳短接，C接5腳，A、B接9、10腳，8腳接12腳，6腳接13腳，F(xiàn)接11腳）。如果用74LS02實現(xiàn)圖4-10所示的邏輯電路圖， 則相應的接線圖為（A、B接2、3腳，1、 5腳短接，C接6腳，D接&9腳，10腳接12腳，4腳接11腳，F(xiàn)接13腳 ）。&如果用74HC58實現(xiàn)圖4-12所示的邏輯電路圖，則相應的接線圖為（ A、B、C、D接2、 3、4、5腳，F(xiàn)接6腳）。9?如果用74HC54實現(xiàn)圖4-14所示的邏輯電路圖，則相應的接線圖為（A接1、3腳B接9、12腳，C接2、10腳，D接4、13腳，5、11腳接邏輯1,F接6腳）。4.3編碼器自測練習?二進制編碼器有8個輸入端，應該有（3 ）個輸出端。.三位二進制優(yōu)先編碼器 74LS148的輸入2,4,13引腳上加入有效輸入信號，則輸出代碼為（000 ）。.二-十進制編碼器有（4 ）個輸出端。二—十進制優(yōu)先編碼器 74LS147的輸入端第3、12、13引腳為邏輯低電平，則輸出第 6腳為邏輯（低）電平，第7腳為邏輯（低）電平，第9腳為邏輯（高）電平，

第5.6.7.現(xiàn)。第5.6.7.現(xiàn)。&圖4-24是用兩片74LS148接成的一個16-4線優(yōu)先編碼器,輸出信號EO為（輸出使能端14腳為邏輯（高 ）電平。74LS148輸入端中無有效信號時，其輸出 CS為（1 ），EO為（074LS148輸出端代碼以（反碼 ）（原碼，反碼）形式出現(xiàn)。74LS147輸入端為（低）電平有效，輸出端以（反碼）（原碼，反碼）形式出),CS為（輸出標志位輸入信號EI）。為輸入使能端，4.4譯碼器自測練習1.（ 編碼器2.（ 譯碼器?二進制譯碼器有輸出中有（一）（譯碼器、1.（ 編碼器2.（ 譯碼器?二進制譯碼器有輸出中有（一）（譯碼器、）（譯碼器、n個輸入端，）個為1的特點是在任一時刻只有一個輸入有效。的特點是在任一時刻只有一個輸出有效。且對應于輸入代碼的每一種狀態(tài),（或為1）。）根輸出線，所以又稱為（四編碼器）

編碼器）（2n）個輸出端。

（或為0），其余全為0）根輸入線，（?由于二-十進制譯碼器有（四線-（十）線譯碼器。?對于二進制譯碼器，其輸出為（輸入變量組成?74LS138要進行正常譯碼，必須滿足 G1=（1）的全部最小項。，G2a=（0 ），G2b=（ 0.當74LS138的輸入端G1=1,G2a=0,G2b=0,A2AjA0=101時，它的輸出端（Y)。)(Y0~Y7)）個輸出端，輸出（低 ）電平有效。）個輸出端，輸出（低 ）電平有效。）極數(shù)碼管，74LS48可驅(qū)動共（陰 ）極數(shù)碼管。）個輸出端，輸出（低 ）電平有效。）個輸出端，輸出（低 ）電平有效。）極數(shù)碼管，74LS48可驅(qū)動共（陰 ）極數(shù)碼管。LT=1，RBI=1，BI/RB0=1，DCBA=0110時，輸出端abcdefg=（001）;當BI/RBO=0，而其它輸入端不變時，輸出端3)輸入端的與非門，其輸入端信號分別由74LS138的輸出端（Yo、丫5、丫7）（丫0~丫7）產(chǎn)生。為0。74LS138有（八74LS42有（十74LS47可驅(qū)動共（陽當74LS48的輸入端111 ）;當BI/RBO=0，而其它輸入端不變時，輸出端abcdefg=（0000000圖4-34是將3-8譯碼器74LS138擴大為4-16譯碼器。其輸入信號A、BC、D中（為最高位。如果用譯碼器74LS138實現(xiàn)F=ABC-ABC-ABC，還需要一個（3 ）（2,4.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器自測練習TOC\o"1-5"\h\z1.僅用數(shù)據(jù)選擇器（例如 8選1MUX、4選1MUX）無法實現(xiàn)的邏輯功能是： （a）（a）數(shù)據(jù)并/串變換；（b）數(shù)據(jù)選擇；（c）產(chǎn)生邏輯函數(shù)。一個十六選一數(shù)據(jù)選擇器，其地址輸入端有） c）個。（a）16 （b）2 （c）4 （d）8設Ai、Ao為四選一數(shù)據(jù)選擇器的地址輸入端， D3、D2、Di、Do為數(shù)據(jù)輸入端，Y為輸出端，則輸出Y與Ai、Ao及Di之間的邏輯表達式為（a ）。.AiA0D0A1A0DiAiA0D2 ■A1AoD3. AiA0D0 AiA0Di AiA0D2 AiA0D3. A1AoD0 A1AoD1 AiA0D2 AiAoD3A1AoDo A1AoD1 A1AoD2 A1AoD3.參看圖4-43，如果74LS151的G=o，A2A1Ao=o11，貝UY=(o)，如此時輸入端Do~D7均為1，則Y=(1)o.參看圖4-43，如果74LS151的G=1，則Y=(0 )此時輸出與輸入(無關(guān))(有關(guān)，無關(guān))。6.參看題6圖，如果變量A、B取值為11,輸出Y為(1 );變量A、B取值為00,輸出Y為(0 )。0 4>0jC 4%選10——d1MUX1 Yd1MUX0——叱0 叱1 AiA(j1 扎&AB AB7.參看題7圖，輸出7.參看題7圖，輸出Y的邏輯表達式為（Y=ABCABAB）。4.6加法器自測練習?半加器有（ 2 ）個輸入端，（2 ）個輸出端；全加器有（ 3 ）個輸入端，（2 ）個輸出端。?兩個四位二進制數(shù)1001和1011分別輸入到四位加法器的輸入端，并且其低位的進位輸入信號為1，則該加法器的輸出和值為（ 0101 ）o.串行進位的加法器與并行進位的加法器相比，運算速度（慢 ）（快，慢）。（1100-1011）補碼=（0001 ）,（1000-1011）補碼=（1101 ）,（1000-1011）原碼=（0011 ）o?使用兩個半加器和一個（或）門可以構(gòu)成一個全加器。A、BA、B、C,則其差輸出表達式為（送m（1,2,4,7） ），借位輸出表達式為（送m（1,2,3,7）4.7比較器自測練習將二進制數(shù)A=1011和B=1010作為74LS85的輸入，則其三個數(shù)據(jù)輸出端 Li（A>B）為TOC\o"1-5"\h\z（1 ）,L2（A<B）為（0）和L3（A=B）為（0 ）。74LS85不進行級聯(lián)時，其三個級聯(lián)輸入端A7>BAz<B/和A7=B/分別接（低）電平。參看圖4-59,將二進制數(shù)A=11001011和B=11010100作為八位數(shù)值比較器的輸入時， 四位數(shù)值比較器C0的的三個數(shù)據(jù)輸出端分別為（Li（A>B）為1丄2（A<B）為0和L3（A=B）為0 ）;四位數(shù)值比較器Ci的的三個數(shù)據(jù)輸出端分別為（L〔（A>B）為0 ,L2（A<B）為1和L3（A=B）為0 ）。4.8碼組轉(zhuǎn)換電路自測練習?需要（4 ）位才能將一個十進制數(shù)字編碼為BCD碼。.將8421BCD碼10000101轉(zhuǎn)換為二進制碼為（1010101 ）。.將（1010）2轉(zhuǎn)換為格雷碼是（1111 ）。?將格雷碼（0100）g轉(zhuǎn)換為二進制數(shù)是（ 0111 ）。將8位二進制碼轉(zhuǎn)換為格雷碼，需要（八）個異或門構(gòu)成。4.9組合邏輯電路的競爭與冒險自測練習1.組合邏輯電路的競爭現(xiàn)象是由（同一個門的輸入信號，由于它們在此前通過不同數(shù)目的門，經(jīng)過不同長度導線后到達門輸入端的時間會有先