eda數(shù)字時鐘設計報告

數(shù)字時鐘的設計學院信息與控制工程學院專業(yè)電子信息工程學號080640121學生姓名伍建琪學生姓名：伍建琪指導老師：魏蕊摘要系統(tǒng)使用EDA技術(shù)設計了數(shù)字鐘，采用硬件描述語言VHDL按模塊化方式進行設計，然后進行編程，時序仿真等。利用VHDL語言完成了數(shù)字鐘的設計。該數(shù)字鐘能實現(xiàn)時、分、秒計數(shù)的顯示功能，且以12小時循環(huán)計時。整個系統(tǒng)結(jié)構(gòu)簡單，使用方便，功能齊全，精度高。關(guān)鍵字數(shù)字鐘；EDA；VHDL；目錄1引言 31.1課題的背景、目的 41.2設計的內(nèi)容 42EDA、VHDL簡介 42.1EDA技術(shù) 42.2硬件描述語言——VHDL 53數(shù)字鐘設計 53.1總體結(jié)構(gòu) 53.2電路的工作原理圖 64數(shù)字鐘設計 64.1晶體振蕩器 64.2分頻器電路 74.3時、分、秒計數(shù)器電路 84.4顯示電路 125系統(tǒng)仿真 135.1秒計數(shù)器電路仿真圖 145.2分計數(shù)器電路仿真圖 145.3小時計數(shù)器電路仿真圖 155.4結(jié)果仿真 166結(jié)論及結(jié)束語 166.2結(jié)論 166.2結(jié)束語 17致謝 18參考文獻 181引言隨著社會的發(fā)展，科學技術(shù)也在不斷的進步。特別是計算機產(chǎn)業(yè)，可以說是日新月異，數(shù)字鐘作為計算機的一個組成也隨之逐漸進入人們的生活，從先前的采用半導體技術(shù)實現(xiàn)的數(shù)字鐘到現(xiàn)在廣泛應用的采用高集成度芯片實現(xiàn)的數(shù)字鐘。數(shù)字鐘正在向著功能強，體積小，重量輕等方向不斷發(fā)展，本設計主要介紹的是一個基于超高速硬件描述語言VHDL對數(shù)字鐘中顯示電路進行編程實現(xiàn)。近年來，集成電路和計算機應用得到了高速發(fā)展，現(xiàn)代電子設計技術(shù)已邁入一個嶄新的階段，具體表現(xiàn)在：（1）電子器件及其技術(shù)的發(fā)展將更多地趨向于為EDA服務；（2）硬件電路與軟件設計過程已高度滲透；（3）電子設計技術(shù)將歸結(jié)為更加標準、規(guī)范的EDA工具和硬件描述語言VHDL的運用；（4）數(shù)字系統(tǒng)的芯片化實現(xiàn)手段已成主流。因此利用計算機和大規(guī)模復雜可編程邏輯器件進行現(xiàn)代電子系統(tǒng)設計已成為電子工程類技術(shù)人員必不可少的基本技能之一。1.1課題的背景、目的本次設計的目的就是在掌握EDA實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，加深對計算機體系結(jié)構(gòu)的理解。通過學習的VHDL語言結(jié)合電子電路的設計知識理論聯(lián)系實際，掌握所學的課程知識，學習VHDL基本單元電路的綜合設計應用。通過對實用數(shù)字鐘的設計，鞏固和綜合運用計算機原理的基本理論和方法，理論聯(lián)系實際，提高IC設計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。通過課程設計深入理解計算機的組成原理，達到課程設計的目標。1.2設計的內(nèi)容利用VHDL設計數(shù)字鐘顯示電路的各個模塊，并使用EDA工具對各模塊進行仿真驗證。數(shù)字鐘顯示電路的設計分為下面幾個模塊：秒計數(shù)模塊、分計數(shù)模塊、小時計數(shù)模塊.。完成以后把各個模塊整合后，顯示相應的輸出狀態(tài)。2EDA、VHDL簡介2.1EDA技術(shù)EDA是電子設計自動化（ElectronicDesignAutomation）縮寫，EDA是以計算機為工具，根據(jù)硬件描述語言HDL（HardwareDescriptionlanguage）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。2.2硬件描述語言——VHDLVHDL語言的特點1.用VHDL代碼而不是用原理圖進行設計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。2.VHDL元件的設計與工藝u無關(guān)，與工藝獨立，方便工藝轉(zhuǎn)換。3.VHDL支持各種設計方法，自頂向下、自底向上或者混合的都可以。4.可以進行從系統(tǒng)級到邏輯級的描述，即混合描述。5.VHDL區(qū)別于其他的HDL，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。3數(shù)字鐘設計3.1總體結(jié)構(gòu)整個電路有三大主體結(jié)構(gòu)：1）控制電路，2）脈沖電路，3）功能電路時鐘電路首先要有輸入脈沖，由于平臺提供了脈沖發(fā)生器，就省去了脈沖發(fā)生器的設計，這里我們只需要設計一個分頻器，得到我們需要的頻率。時鐘的計時范圍是00:00：00——11:59:59,所以我們需要設計模六十和模十二的計數(shù)器組成時鐘計時電路。為了顯示當前時鐘時間，我們需要一個顯示電路。另外清零電路只需輸入一些控制信號給時鐘計時電路即可。通過以上分析我們可以得到以下框圖： 時顯示器分顯示器秒顯示器時顯示器分顯示器秒顯示器時譯碼器分譯碼器秒譯碼器時譯碼器分譯碼器秒譯碼器分計數(shù)器秒計數(shù)器時計數(shù)分計數(shù)器秒計數(shù)器時計數(shù)器脈沖分頻脈沖分頻器 3.2數(shù)字時鐘電路的工作原理時標信號的頻率由振蕩器產(chǎn)生，由于及時最小單位是0.1s，所以時標信號經(jīng)分頻器后輸出頻率為10Hz的秒脈沖clk。在無校準信號作用時，整個電路處于正常的計數(shù)狀態(tài)。時，分，秒計數(shù)器采用同步計數(shù)方式，其時鐘脈沖端均接由分頻器輸出地時鐘信號clk。en為計數(shù)使能端，高電平有效。秒計數(shù)的端en始終為高電平，所以每來一個秒脈沖clk，秒計數(shù)器計一個數(shù)，當秒計數(shù)器到六十時，其進位輸出端co輸出高電平產(chǎn)生進位，使分計數(shù)器的使能端en有效，每來一個分脈沖clk，分計數(shù)器計一個數(shù)，這就意味著滿60s進1min;當秒計數(shù)器和分計數(shù)器到60，其相應的秒計數(shù)器的進位co和分計數(shù)器的進位co同時輸出高電平使小時計數(shù)器的使能端en有效時，每來一個計數(shù)脈沖，小時計數(shù)器計一個數(shù)。4各子模塊的設計原理4.1晶體振蕩器晶體振蕩電路是構(gòu)成數(shù)字式時鐘的核心，它保證了時鐘走時準確及穩(wěn)定。晶體振蕩器它的作用是產(chǎn)生時間標準信號。數(shù)字鐘的精度主要取決于時間標準信號的頻率及其穩(wěn)定度。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的1Khz的方波信號，可保證數(shù)字鐘的走時準確及穩(wěn)定。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路。如圖4.1所示晶體振蕩電路框圖。圖4.1晶體振蕩電路4.2分頻器電路分頻器是一種十分應用十分廣泛的基本電路。涉及具體的數(shù)字電路時，可能需要多種不同頻率的時鐘，但實際電路往往只需要一種單一頻率的外部時鐘輸入，此時可通過分頻電路得到所需時鐘頻率。本實驗分頻器電路將1Khz的高頻方波信號經(jīng)100次分頻后得到10Hz的方波信號供秒計數(shù)器進行計數(shù)，分頻器實際上也就是計數(shù)器。電路代碼如下：libraryieee;useieee.std_logic_1164.all;entityfenis port(clk:instd_logic; q:outstd_logic);endfen;architecturefen_arcoffenisbegin process(clk) variablecnt:integerrange49downto0; variablex:std_logic; begin ifclk'eventandclk='1'then ifcnt<49then cnt:=cnt+1; else cnt:=0; x:=notx; endif; endif; q<=x; endprocess;endfen_arc;生成邏輯器件：4.3時、分、秒計數(shù)器電路（1）原理時、分、秒計數(shù)器電路有相似的地方，本實驗都是同文本編寫。十進制是調(diào)用軟件自帶芯片。十二進制電路代碼如下：LIBRARYIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYWcounter12ISPORT(CLC:INSTD_LOGIC;EN,CLEAR:INSTD_LOGIC;QH:bufferSTD_LOGIC_VECTOR(3DOWNTO0);QL:bufferSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDWcounter12;ARCHITECTUREZQ12OFWcounter12ISBEGINC<='1'WHEN((QH="0001")and(QL="0001")and(EN='1'))else'0';PROCESS(CLC,CLEAR)BEGINIF(CLEAR='0')THENQH<="0000";QL<="0000";ELSEIF(CLC'EVENTANDCLC='1')THENIF(EN='1')THENIF((QL<9ANDQH=0)OR(QL<1ANDQH=1))THENQL<=QL+1;ELSEQL<="0000";IF(QH<1)THENQH<=QH+1;ELSEQH<="0000";ENDIF;ENDIF;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDZQ12;六十進制電路代碼如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYCOUNTER60ISPORT(CLC:INSTD_LOGIC;EN,CLEAR:INSTD_LOGIC;QH:bufferSTD_LOGIC_VECTOR(3DOWNTO0);QL:bufferSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDCOUNTER60;ARCHITECTURECOUNTOFCOUNTER60ISBEGINC<='1'WHEN((QH="0101")and(QL="1001")and(EN='1'))else'0';PROCESS(CLC,CLEAR)BEGINIF(CLEAR='0')THENQH<="0000";QL<="0000";ELSEIF(CLC'EVENTANDCLC='1')THENIF(EN='1')THENIF(QL<9)THENQL<=QL+1;ELSEQL<="0000";IF(QH<5)THENQH<=QH+1;ELSEQH<="0000";ENDIF;ENDIF;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDCOUNT;（2）生成邏輯器件4.4顯示電路顯示電路程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYxianmaguanISPORT(A3,A2,A1,A0:INBIT;Y:OUTBIT_VECTOR(0DOWNTO6));ENDxianmaguan;ARCHITECTUREdateflowOFxianmaguanISSIGNALA:BIT_VECTOR(3DOWNTO0);BEGINA<=A3&A2&A1&A0;PROCESS(A)BEGINCASEAISWHEN"0000"=>Y<="1111111";WHEN"0001"=>Y<="0110000";WHEN"0010"=>Y<="1101101";WHEN"0011"=>Y<="1111001";WHEN"0100"=>Y<="0110011";WHEN"0101"=>Y<="1011011";WHEN"0110"=>Y<="0011111";WHEN"0111"=>Y<="1110000";WHEN"1000"=>Y<="1111111";WHEN"1001"=>Y<="1110011";WHENOTHERS=>Y<="0000000";ENDCASE;ENDPROCESS;ENDdateflow;(2)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYwwqiISPORT(A:INBIT_VECTOR(3DOWNTO0);Y:OUTBIT_VECTOR(6DOWNTO0));ENDwwqi;ARCHITECTUREdateflowOFwwqiISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>Y<="1111110";WHEN"0001"=>Y<="0110000";WHEN"0010"=>Y<="1101101";WHEN"0011"=>Y<="1111001";WHEN"0100"=>Y<="0110011";WHEN"0101"=>Y<="1011011";WHEN"0110"=>Y<="0011111";WHEN"0111"=>Y<="1110000";WHEN"1000"=>Y<="1111111";WHEN"1001"=>Y<="1110011";WHENOTHERS=>Y<="0000000";ENDCASE;ENDPROCESS;ENDdateflow;生成邏輯器件：(1)(2)5系統(tǒng)仿真5.1秒計數(shù)器電路仿真圖秒表計數(shù)器電路仿真圖如圖5.1:將標準秒信號送入“秒計數(shù)器”，“秒計數(shù)器”采用60進制計數(shù)器，每累計60秒發(fā)出一個“分脈沖”信號，該信號將作為“分計數(shù)器”的時鐘脈沖。A端口代表秒輸出：圖5.1秒計數(shù)器電路仿真圖5.2分計數(shù)器電路仿真圖分計數(shù)器電路仿真圖如圖5.3,也采用60進制計數(shù)器，每累計60分鐘，發(fā)出一個“時脈沖”信號，該信號將被送到“時計數(shù)器”。B端口代表分鐘輸出：圖5.2分計數(shù)器電路仿真圖5.3小時計數(shù)器電路仿真圖小時計數(shù)器電路仿真圖如圖5.3：“時計數(shù)器”采用12進制計時器，可實現(xiàn)對12小時的累計。每累計12小時，發(fā)出一個脈沖信號圖5.3小時計數(shù)器電路仿真圖5.4結(jié)果仿真實現(xiàn)了數(shù)字時鐘的設計，仿真結(jié)果滿足設計要求。5.4結(jié)果仿真6結(jié)論結(jié)束語6.1結(jié)論由上調(diào)試過程可知，該數(shù)字鐘實現(xiàn)了計時、重置時間、在給數(shù)字鐘重置時間后，數(shù)字鐘便開始從所置的時間計時，到達59秒時，秒計時器回到0秒，并且給分鐘加1；當?shù)竭_59分時，分計時器回到0分鐘，并且給小時加1；當?shù)竭_12小時時，時計時器回到0小時。6.1結(jié)束語通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難,想要的結(jié)果不能在波形上得到正確的顯示:在設定輸入的時鐘信號后，數(shù)字鐘開始計數(shù)，但是始終看不到小時。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于小時比較大而電腦負荷太大無法得到正確結(jié)果。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值。另外，Endtime的值需要設置的長一點：100ms左右，輸入的時鐘周期值要設置的短一點：10ns左右。

兩星期的緊張工作，最后完成了我的設計任務——數(shù)字鐘的設計。通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。