電子線路EDA實驗上交

第三篇電子線路EDA實驗信息工程學(xué)院吳友宇第三篇QuartusII平臺與實驗EDA實驗箱組成CPLD適配器板8位7段數(shù)碼顯示單元點陣顯示單元撥碼開關(guān)單元按鍵單元、20M時鐘源（clock）JTAG下載接口LED顯示單元D/A轉(zhuǎn)換單元、單片機單元、功能擴展區(qū)域、存儲器單元（2864）、邏輯電平單元、電壓比較器單、模擬量輸出單元（蜂鳴器）、信號源、電源單元結(jié)構(gòu)。電子線路EDA第三篇QuartusII平臺與實驗開放型實驗箱組成電子線路EDA第三篇QuartusII平臺與實驗可編程邏輯器件Cyclone系列EP1C3T144C820M時鐘源JTAG下載口電源電路AS下載口LED指示燈復(fù)位按鍵下載適配器電子線路EDA第三篇QuartusII平臺與實驗核心板交通燈顯示8位共陰7段數(shù)碼管8位LED顯示電源開關(guān)LCD顯示撥碼開關(guān)按鍵開關(guān)點陣顯示模塊電子線路EDA第三篇QuartusII平臺與實驗核心板模數(shù)轉(zhuǎn)換PS/2音頻輸出溫度采集數(shù)模轉(zhuǎn)換串口通信VGA顯示電子線路EDA第三篇QuartusII平臺與實驗8位LED數(shù)碼管a、b、c、d、e、f、g、dp段并聯(lián)連接。8位LED數(shù)碼管共用同一個數(shù)據(jù)口。必須采用動態(tài)掃描方式顯示。8位數(shù)碼管段選碼并接在一起段選碼并行輸入位選信號輸入口位選38譯碼器75138電子線路EDA第三篇QuartusII平臺與實驗時鐘電路采用的是20M的有源晶振，送入FPGA的全局時鐘網(wǎng)絡(luò)。時鐘輸入管腳鎖定p16。為了滿足特定電子系統(tǒng)的需求，需要設(shè)計分頻器將頻率20M時鐘變?yōu)橄到y(tǒng)所需要的時鐘。20M有源晶振Oscillator

電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門信息工程學(xué)院吳友宇實驗一QuartusII開發(fā)環(huán)境入門實驗?zāi)康牧私釷uartusII軟件及基本操作（以發(fā)光二極管LED靜態(tài)顯示為例）熟悉圖形編輯器BlockBuilder/SchematicFile的設(shè)計輸入掌握電路的編譯和適配掌握電路仿真與時序分析電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門實驗步驟設(shè)計輸入軟件啟動電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門新建工程文件夾任何一項設(shè)計都是一項工程（Project），首先應(yīng)為工程建立一個放置所有相關(guān)的文件的文件夾。此文件夾將被EDA軟件默認(rèn)為工作庫（WorkLibrary），不同的設(shè)計項目最好放在不同的文件夾中，而同一工程的所有文件必須放在同一文件夾中。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門新建工程選擇菜單“File”→“NewPrejectWizard”，即彈出創(chuàng)建工程對話框。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門芯片選擇——選擇實驗箱上的芯片Cyclone系列的EP1C6Q240C8或者7000S系列的EPM7128SLC84-15芯片；或者FPGA芯片EPFl0K20TC144-4多次點擊next。當(dāng)設(shè)計者看到工程文件配置信息報告時，點擊Finish完成新建工程的建立電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門新建圖形設(shè)計文件選擇File/New或點擊主菜單中的空白圖標(biāo)，進入新建文件狀態(tài)電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門選擇圖形編輯器輸入方式BlockDiagrams/SchematicsFiles，單擊OK按鈕，打開原理圖編輯器電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門設(shè)計的輸入（放置元件、標(biāo)記輸入/輸出端口、器件連線、保存原理圖、設(shè)置此項目為當(dāng)前文件）。以3/8線譯碼器為例說明：輸入端口INPUT反相器（3個）3輸入與門（8個）輸出端口OUTPUT電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門保存原理圖單擊保存按鈕圖標(biāo)，對于新建文件，出現(xiàn)類似文件管理器的圖框，請選擇保存路徑、文件名稱保存原理圖，原理圖的擴展名為.bdf電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門電路的編譯與適配點擊Assignments\Device菜單選擇芯片，芯片選擇選用CPLD芯片7000S系列的EPM7128SLC84-15芯片；選用FPGA芯片EPFl0K20TC144-4來實現(xiàn)；選用Cyclone系列的EP1C6Q240C8。選用Cyclone系列的EP1C3T144C8。在Device&PinOptions對話框中選擇UnusedPins標(biāo)簽頁進行設(shè)置，將未使用管腳設(shè)置為高阻輸入電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門編譯適配點擊ProjectNavigator窗口中的Files標(biāo)簽下的decoder38文件單擊鼠標(biāo)右鍵，在彈出菜單中點擊SetasTop-Level-Entity設(shè)置此文件為頂層文件。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門編譯適配啟動Processing\StartCompilation菜單，或點擊主菜單下的快捷鍵，開始編譯，并顯示編譯結(jié)果，生成下載文件。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門電路仿真與時序分析——功能仿真選擇（File\New）命令，打開新建文件對話框，在新建對話框中選擇OtherFiles，從中選擇VectorWaveformFile，點擊OK建立一個空的波形編輯器窗口。點擊File\Saveas改名為decode38.vwf并保存。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門電路仿真與時序分析——功能仿真添加節(jié)點選擇仿真時間為電路輸入端口添加激勵波形保存激勵信號編輯結(jié)果：使用File\Save，注意此時的文件名稱不要隨意改動，單擊OK按鈕保存激勵信號波形。電路仿真。選擇Processingl\SimulatorTool命令選擇仿真文件decode38，然后選擇功能仿真Functional，點擊GenerateFunctionalSimulationNetlist生成仿真網(wǎng)表。同時將overwritesimulationinputfilewithsimulationresults選項打鉤。點擊Start開始仿真，最后點擊Open打開仿真后的波形文件。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門器件編程下載與硬件實現(xiàn)實驗箱電路板上的連線器件的編程下載電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門用硬件描述性語言VHDL完成3-8譯碼器設(shè)計新建文件選擇TextEditorfile點擊OK生成設(shè)計項目文件，設(shè)置為當(dāng)前項目鍵入程序保存為.vhd文件，然后進行編譯適配即可。其它操作都與原理圖設(shè)計輸入相同。電子線路EDA實驗一QuartusII開發(fā)環(huán)境入門--Asimple3to8decoderlibraryieee;useieee.std_logic_1164.all;entitydecoderis

port(inp:instd_logic_vector(2downto0);outp:outstd_logic_vector(7downto0));enddecoder;architecturebehaveofdecoderisbeginoutp(0)<='1'wheninp="000"else'0';outp(1)<='1'wheninp="001"else'0';outp(2)<='1'wheninp="010"else'0';outp(3)<='1'wheninp="011"else'0';outp(4)<='1'wheninp="100"else'0';outp(5)<='1'wheninp="101"else'0';outp(6)<='1'wheninp="110"else'0';outp(7)<='1'wheninp="111"else'0';endbehave;電子線路EDA實驗二全加器設(shè)計信息工程學(xué)院吳友宇實驗二全加器設(shè)計實驗?zāi)康?.設(shè)計并實現(xiàn)一個全加器；2.掌握布爾方程的結(jié)構(gòu)體編程方法；3.掌握withselectwhen結(jié)構(gòu)體編程方法；4.掌握whenelse結(jié)構(gòu)體編程方法；5.掌握順序語句ifthenelse和casewhen結(jié)構(gòu)體編程方法。電子線路EDA實驗二全加器設(shè)計實驗原理全加器輸入端有：數(shù)據(jù)輸入端Ai、Bi；低位進位輸入端Ci-1。其輸出端有和Si和向高位進位Ci。電子線路EDA實驗二全加器設(shè)計其邏輯功能是低位進位輸入兩加數(shù)輸入輸出Ci-1AiBiSiCi0000000110010100110110010101011100111111電子線路EDA實驗二全加器設(shè)計實驗步驟1、使用并行語句——布爾方程實現(xiàn)全加器；2、使用并行語句——真值表withselectwhen實現(xiàn)全加器；3、使用并行語句——真值表whenelse實現(xiàn)全加器；4、使用順序語句——真值表ifthenelse實現(xiàn)全加器5、使用順序語句——真值表casewhen實現(xiàn)全加器。電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計信息工程學(xué)院吳友宇實驗三觸發(fā)器及計數(shù)器設(shè)計實驗?zāi)康?.掌握用VHDL語言設(shè)計時序電路。2.用VHDL語言設(shè)計D鎖存器。3.用VHDL語言設(shè)計JK觸發(fā)器。4.用VHDL語言設(shè)計一個十進制可預(yù)置計數(shù)器。電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計實驗原理1.鎖存器。正跳沿觸發(fā)的觸發(fā)器的電路符號如下圖所示。它是一個正邊沿觸發(fā)的D觸發(fā)器，有一個數(shù)據(jù)輸入端D，一個時鐘輸入端CLK和一個數(shù)據(jù)輸出端Q。電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計實驗原理D鎖存器的真值表如下表所示。從表中可以看到，D鎖存器的輸出端只有在正邊沿脈沖過后，輸入端D的數(shù)據(jù)才可以傳遞到輸出端Q序號數(shù)據(jù)輸入D時鐘輸入CLK數(shù)據(jù)輸出端Q1X0不變2X1不變30↑041↑1電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計2.JK觸發(fā)器。帶有復(fù)位/置位功能的觸發(fā)器電路符號如下圖所示。JK觸發(fā)器的輸入端有置位輸入端SD（低電平有效），復(fù)位輸入端RD（低電平有效），數(shù)據(jù)輸入端J和K，時鐘輸入端CLK；輸出端Q和反向輸出端QB。電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計JK觸發(fā)器的真值表序號輸入輸出SDRDCLKJKQQB101XXX10210XXX01300XXXXX411↑00Qn！Qn511↑0101611↑1010711↑11翻翻8110XXQn！Qn9111XXQn！Qn電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計3.十進制可預(yù)置計數(shù)器計數(shù)器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計都需要用到計數(shù)器。一般計數(shù)器分為兩類：加法計數(shù)器和減法計數(shù)器。加法計數(shù)器每來一個脈沖計數(shù)值加1；減法計數(shù)器每來一個脈沖計數(shù)值減1。電子線路EDA實驗三觸發(fā)器及計數(shù)器設(shè)計十進制可預(yù)置計數(shù)器功能表功能輸入輸出CLRLDCLKEPETD3D2D1D0Q3Q2Q1Q0C復(fù)位01XXXD3D2D