veriloghdl數(shù)字設(shè)計與綜合答案

veriloghdl數(shù)字設(shè)計與綜合答案【篇一：verilog習題選答】txt>答：fpga中，由程序來轉(zhuǎn)換為可燒錄的二進制碼。ic設(shè)計中，主要是由design-compiler來實現(xiàn)。2．能否說模塊相當于電路圖中的功能模塊，端口相當于功能模塊的3．a(chǎn)ssign聲明語句,實例元件,always塊,這三類描述中哪一種直接與電路結(jié)構(gòu)有關(guān)?4．由連續(xù)賦值語句（assign）賦值的變量能否是reg型的？答：賦值運算分為連續(xù)賦值和過程賦值兩種。（1）連續(xù)賦值連續(xù)賦值語句只能對線網(wǎng)型變量進行賦值，而不能對寄存器型變量進行賦值，基本的語法結(jié)構(gòu)為：assign#(延時量)線網(wǎng)型變量名=賦值表達式;一個線網(wǎng)型變量一旦被連續(xù)賦值語句賦值后，賦值語句右端賦值表達式的值將持續(xù)對賦值變量產(chǎn)生連續(xù)驅(qū)動，只要右端表達式任一操作數(shù)的值發(fā)生變化，就會立即觸發(fā)對賦值變量的更新操作。（2）過程賦值過程賦值主要用于兩種結(jié)構(gòu)化模塊（initial和always）中的賦值語句。在過程塊中只能使用過程賦值語句，不能在過程塊中出現(xiàn)連續(xù)賦值語句，同時過程賦值語句也只能用在過程賦值模塊中?；镜恼Z法結(jié)構(gòu)為：被賦值變量賦值操作符賦值表達式，其中，賦值操作符是“=”或“=”，它分別代表了阻塞賦值和非阻塞賦值類型。過程賦值語句只能對寄存器類型的變量進行賦值，經(jīng)過賦值后，上面這些變量的值將保持不變，直到另一條賦值語句對變量重新賦值為止。5．如果都不帶時間延遲、阻塞和非阻塞賦值有何不同？說明它們的不同點？答：代碼1：moduletest(a,b,c,d,y);//兩個與邏輯，1個或邏輯inputa,b,c,d;outputy;regy,tmp1,tmp2;always@(aorborcord)//y的值并不等于當前的tmp1，tmp2相或的值，而是等于上begin一次運算時tmp1，tmp2相或的值。相當于一個延遲，在第2tmp1=ab;次always模塊運行完后得到想要的y值tmp2=cd;y=tmp1|tmp2;endendmodule代碼2：基本與代碼1一樣，只是在always的敏感列表中加入了temp1，temp2moduletest(a,b,c,d,y);inputa,b,c,d;outputy;regy,tmp1,tmp2;always@(aorborcordortmp1ortmp2)//與代碼一不同，begintmp1=ab;tmp2=cd;y=tmp1|tmp2;endendmodule代碼3：在代碼2中加進參數(shù)j，來幫助判斷always模塊的運行次數(shù)：moduletest(a,b,c,d,y);inputa,b,c,d;outputy;regy,tmp1,tmp2;reg[8:0]j=0;always@(aorborcordortmp1ortmp2)beginj=j+1;#5//這里加了一個延時，方便分析tmp1=ab;延遲消失了。tmp2=cd;y=tmp1|tmp2;endendmodule首先j從0增至1，為阻塞賦值，然后延遲5，開始下面的非阻塞賦值，然后temp1，temp2得到了新的值，但是y還是并沒有更新，而是和代碼一中一樣保持。第一次always執(zhí)行完畢。由于temp1的值得到了更新，隨即再次運行always模塊，j從1增加到2，然后延遲5，而此時a,b,c,d的值沒有變，因此temp1，temp2沒有變化，但是y卻得到了第一次temp1，temp2變化后相或的值，發(fā)生跳變。由上可以看出，本來只要1次就能完成的組合邏輯，由于采用了非阻塞賦值，仿真器不得不兩次進入always模塊，因此可以遵循這樣的原則，寫組合邏輯的時候，always中要用阻塞賦值，寫時序邏輯的時候，always模塊中要用非阻塞賦值。（當然不排除為了特殊的目的不遵循這個建議）6．defparam命令的使用，模塊實例化和模塊引用在一個模塊中改變另一個模塊的參數(shù)時，需要使用defparam命令，高層模塊可以改變低層模塊用parameter定義的值，改變低層模塊的參數(shù)值有以下方式：（1）defparam層次路徑=改變后的值（見書本32頁）（2）實例化時傳遞參數(shù)模塊名#（改變后參數(shù)的值）實例名（輸入輸出）可以利用defparam命令定義參數(shù)，語法結(jié)構(gòu)為：模塊名例化模塊名（輸入輸出）；defparam例化模塊名.參數(shù)名=value；模塊實例引用時參數(shù)的傳遞還可以利用特殊符號“#”，語法結(jié)構(gòu)為：模塊名#（改變后的參數(shù)值）例化模塊名（輸入輸出端口）7．同步清零d觸發(fā)器和異步清零d觸發(fā)器moduledff_tongbu(q，d，clk，clr)；//同步清零受時鐘控制inputd，clk，clr；outputq；regq；always@(negedgeclock)if(clr)q=0；elseq=d；endmodulemoduledff_yibu(q，d，clk，clr)；//異步清零不受時鐘控制inputd，clk，clr；outputq；regq；always@(clr)if(clr)q=0；elseq=d；使用同步清零d觸發(fā)器輸出一個周期為10個時間單位的時鐘信號：8.敏感變量的描述完備性verilog中，用always模塊設(shè)計組合邏輯電路時，在賦值表達式右端參與賦值的所有信號都必須在always@敏感列表中列出。如果在賦值表達式右端引用了敏感列表中沒有列出的信號，在綜合時會為沒有列出的信號隱含地產(chǎn)生一個透明鎖存器，這是因為該信號的變化不會立即引起所賦值的變化，而必須要等到敏感列表中的某個信號發(fā)生變化時，它的作用才表現(xiàn)出來，相當于存在一個透明鎖存器，把該信號的變化暫存起來?！酒篺pga習題集及參考答案】一、填空題1.一般把eda技術(shù)的發(fā)展分為（）個階段。2.fpga/cpld有如下設(shè)計步驟：①原理圖/hdl文本輸入、②適配、③功能仿真、④綜合、⑤編程下載、⑥硬件測試，正確的設(shè)計順序是①（）⑤⑥。3.在eda工具中，能完成在目標系統(tǒng)器件上布局布線的軟件稱為（）。4.設(shè)計輸入完成之后，應立即對文件進行（）。5.基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（）設(shè)計法。6.將硬件描述語言轉(zhuǎn)化為硬件電路的過程稱為（）。7.ip核在eda技術(shù)和開發(fā)中具有十分重要的地位，以hdl方式提供的ip被稱為（）ip。8.soc系統(tǒng)又稱為（）系統(tǒng)。sopc系統(tǒng)又稱為（）系統(tǒng)。9.將硬核和固核作為（）ip核，而軟核作為（）ip核。10.ip核在eda技術(shù)和開發(fā)中具有十分重要的地位，以hdl方式提供的ip被稱為（）。11.hdl綜合器就是邏輯綜合的過程，把可綜合的vhdl/veriloghdl轉(zhuǎn)化成硬件電路時，包含了三個過程，分別是（）、（）、（）。12.eda軟件工具大致可以由五個模塊構(gòu)成，分別是設(shè)計輸入編輯器、（）、（）、（）和（）。13.按仿真電路描述級別的不同，hdl仿真器分為（）仿真、（）仿真、（）仿真和門級仿真。14.系統(tǒng)仿真分為（）、（）和（）。15.（）仿真是對設(shè)計輸入的規(guī)范檢測，這種仿真通過只能表示編譯通過，說明設(shè)計滿足一定的語法規(guī)范，但不能保證設(shè)計功能滿足期望。16.（）仿真是對綜合后的網(wǎng)表進行的仿真，它驗證設(shè)計模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時序信息，是理想情況下的驗證。17.（）仿真是布局布線后進行的后仿真，仿真時考慮了布線延時，和芯片實際的工作情況更加接近。18.目前xilinx公司生產(chǎn)的fpga主要采用了（）配置存儲器結(jié)構(gòu)。19.描述測試信號的變化和測試工程的模塊叫做（）。20.現(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域中的eda采用（）的設(shè)計方法。21.有限狀態(tài)機可分為（）狀態(tài)機和（）狀態(tài)機兩類。22.veriloghdl中的端口類型有三類：（）、（）、輸入/輸出端口。23.veriloghdl常用兩大數(shù)據(jù)類型：（）、（）。24.fpga/cpld設(shè)計流程為：原理圖/hdl文本輸入→（）→綜合→適配→（）→編程下載→硬件測試。25.（）是描述數(shù)據(jù)在寄存器之間流動和處理的過程。26.連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以（）為關(guān)鍵詞。27.veriloghdl有兩種過程賦值方式：（）和（）。28.`timescale1ns/100ps中1ns代表（），100ps代表（）。29.未來的集成電路技術(shù)的發(fā)展趨勢，把整上系統(tǒng)集成在一個芯片上去，這種芯片被稱為（）。30.從互連結(jié)構(gòu)上可將pld分為確定型和統(tǒng)計型兩類。確定型結(jié)構(gòu)的代表是（），統(tǒng)計型結(jié)構(gòu)代表是（）。31.cpld是由（）的結(jié)構(gòu)演變而來的。32.fpga的核心部分是（），由內(nèi)部邏輯塊矩陣和周圍i/o接口模塊組成。33.把基于電可擦除存儲單元的eeprom或flash技術(shù)的cpld的在系統(tǒng)下載稱為（），這個過程就是把編程數(shù)據(jù)寫入e2cmos單元陣列的過程。34.根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（）為單位向可編程器件載入配置數(shù)據(jù)。35.fpga的配置模式有從動串行模式、從動并行模式、主動串行模式、主動并行模式、以及（）模式。36.可編程邏輯器件的配置方式分為（）和（）兩類。37.veriloghdl是在（）年正式推出的。38.在veriloghdl的always塊本身是（）語句。39.veriloghdl中的always語句中的語句是（）語句。40.veriloghdl提供了標準的系統(tǒng)任務，用于常用的操作。如顯示、文件輸入/輸出等，系統(tǒng)函數(shù)前都有一個標志符（）加以確認。41.veriloghdl很好地支持了“自頂向下”的設(shè)計理念，即，復雜任務分解成的小模塊完成后，可以通過（）的方式，將系統(tǒng)組裝起來。42.veriloghdl模塊分為兩種類型：一種是（）模塊，即，描述某種電路系統(tǒng)結(jié)構(gòu)，功能，以綜合或者提供仿真模型為設(shè)計目的；另一種是（）模塊，即，為功能模塊的測試提供信號源激勵、輸出數(shù)據(jù)監(jiān)測。43.verilog語言中，標識符可以是任意一組字母、數(shù)字、（）符號和下劃線符號的組合。44.state，state，這兩個標識符是（）同。45.assignc=ab?a：b中，若a=3,b=2,則c=（）;若a=2,b=3,則c=（）。46.在veriloghdl的邏輯運算中，設(shè)a=4′b1010，則表達式~a的結(jié)果為（）47.在veriloghdl的邏輯運算中，設(shè)a=2，b=0，則ab結(jié)果為（），a||b結(jié)果為（）。48.在veriloghdl的邏輯運算中，設(shè)a=4′b1010，a1結(jié)果是（）。二、eda名詞解釋1.asic，2.cpld,3.fpga,4.ic,5.lut.6.pcb.7.rtl,8.fsm,9.gal,10.isp,11.jatg,12.pbd,13.bbd三、選擇題1．任veriloghdl的端口聲明語句中，用（）關(guān)鍵字聲明端口為雙向端口a：inoutb：inoutc：bufferd：buffer2．用veriloghdl的assign語句建模的方法一般稱為（）方法。a：連續(xù)賦值b：并行賦值c：串行賦值d：函數(shù)賦值3．ip核在eda技術(shù)和開發(fā)中具有十分重要的地位，ip是指（）。a：知識產(chǎn)權(quán)b：互聯(lián)網(wǎng)協(xié)議c：網(wǎng)絡(luò)地址d：都不是4．在veriloghdl的always塊本身是（）語句a：順序b：并行c：順序或并行d：串行5．在veriloghdl的邏輯運算中，設(shè)a=8b11010001,b=8b00011001,則表達式“ab”的結(jié)果為（）a：8b00010001b：8b11011001c：8b11001000d：8b001101116．大規(guī)?？删幊唐骷饕衒pga、cpld兩類，下列對fpga結(jié)構(gòu)與工作原理的描述中，正確的是（）。a：fpga是基于乘積項結(jié)構(gòu)的可編程邏輯器件；b：fpga是全稱為復雜可編程邏輯器件；c：基于sram的fpga器件，在每次上電后必須進行一次配置；d：在altera公司生產(chǎn)的器件中，max7000系列屬fpga結(jié)構(gòu)。7．下列eda軟件中，哪一個不具有邏輯綜合功能：（）。a：iseb：modelsimc：quartusiid：synplify8．下列標識符中，（）是不合法的標識符。a：state0b：9moonc：not_ack_0d：signal@9．關(guān)于veriloghdl中的數(shù)字，請找出以下數(shù)字中最大的一個：（）。a：8′b1111_1110b：3′o276c：3′d170d：2′h3e10．大規(guī)?？删幊唐骷饕衒pga、cpld兩類，下列對cpld結(jié)構(gòu)與工作原理的描述中，正確的是（）。a：cpld是基于查找表結(jié)構(gòu)的可編程邏輯器件；b：cpld即是現(xiàn)場可編程邏輯器件的英文簡稱；c：早期的cpld是從gal的結(jié)構(gòu)擴展而來；d：在xilinx公司生產(chǎn)的器件中，xc9500系列屬cpld結(jié)構(gòu)；11．ip核在eda技術(shù)和開發(fā)中具有十分重要的地位；提供用vhdl等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的ip核為（）。a：瘦ipb：固ipc：胖ipd：都不是12．不完整的if語句，其綜合結(jié)果可實現(xiàn)（）。a：時序邏輯電路b：組合邏輯電路c：雙向電路d：三態(tài)控制電路13．cpld的可編程是主要基于什么結(jié)構(gòu)（）。a：查找表（lut）c：pal可編程b：rom可編程d：與或陣列可編程14．ip核在eda技術(shù)和開發(fā)中具有十分重要的地位，以hdl方式提供的ip被稱為：（）a：硬ipb：固ipc：軟ipd：都不是；15．設(shè)a=4′b1010，b=4′b0001，c=4′b1xz0則下列式子的值為1的是（）a：abb：a=cc：13-abd：13–(ab)16．設(shè)a=2，b=0，則下列式子中等于x的是（）。a：abb：a||bc：!ad：xa17．fpga可編程邏輯基于的可編程結(jié)構(gòu)基于（）。a：lut結(jié)構(gòu)b：乘積項結(jié)構(gòu)c：pldd：都不對18．cpld可編程邏輯基于的可編程結(jié)構(gòu)基于（）。a：lut結(jié)構(gòu)b：乘積項結(jié)構(gòu)c：pldd：都不對19．下列運算符優(yōu)先級最高的是（）。a：！b：+c：d：{}20．設(shè)a=1′b1，b=3′b101，c=4′b1010則x={a，b，c}的值的等于（）a：7′b1101100b：8′b10101011c：8′b11010101d：8′b1101101021．將設(shè)計的系統(tǒng)按照eda開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程，稱為（）。a：設(shè)計的輸入b：設(shè)計的輸出c：仿真d：綜合22．一般把eda技術(shù)的發(fā)展分為（）個階段。a：2b：3c：4d：523．設(shè)計輸入完成之后，應立即對文件進行（）。a：編譯b：編輯c：功能仿真d：時序仿真24．vhdl是在（）年正式推出的。a：1983b：1985c：1987d：198925．veriloghdl是在（）年正式推出的。a：1983b：1985c：1987d：198926．基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（）設(shè)計法。a：自底向上b：自頂向下c：積木式d：頂層27．在eda工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為（）。a：仿真器b：綜合器c：適配器d：下載器28．在eda工具中，能完成在目標系統(tǒng)器件上布局布線的軟件稱為（）。a：仿真器b：綜合器c：適配器d：下載器29．邏輯器件（）屬于非用戶定制電路。a：邏輯門b：promc：plad：gal30．可編程邏輯器件pld屬于（）電路。a：半用戶定制b：全用戶定制c：自動生成d：非用戶定制31．不屬于pld基本結(jié)構(gòu)部分的是（）。a：與門陣列b：輸入緩存c：與非門陣列Ｄ：或門陣列32．任veriloghdl的標識符使用字母的規(guī)則是（）。a：大小寫相同b：大小寫不同c：只允許大寫d：只允許小寫33．操作符是veriloghdl預定義的函數(shù)命名，操作符是由（）字符組成的。a：1b：2c：3d：1～334．在veriloghdl模塊中，task語句類似高級語言中的（）。a：函數(shù)b：常數(shù)c：變量d：子程序35．在veriloghdl模塊中，函數(shù)調(diào)用時返回一個用于（）的值。a：表達式b：輸出c：輸入d：程序包36．veriloghdl中的always語句中的語句是（）語句。a：串行b：順序c：并行d：順序或并行37．嵌套的if語句，其綜合結(jié)果可實現(xiàn)（）。a：條件相與的邏輯b：條件相或的邏輯c：條件相異或的邏輯d：三態(tài)控制電路38．嵌套的使用if語句，其綜合結(jié)果可實現(xiàn)（）。a：帶優(yōu)先級且條件相與的邏輯電路b：雙向控制電路c：三態(tài)控制電路d：條件相異或的邏輯電路39．下列哪個fpga/cpld設(shè)計流程是正確的（）。a：原理圖/hdl文本輸入-功能仿真-綜合-適配-編程下載-硬件測試b：原理圖/hdl文本輸入-適配-綜合-功能仿真-編程下載-硬件測試c：原理圖/hdl文本輸入-功能仿真-綜合-編程下載-適配-硬件測試d：原理圖/hdl文本輸入-適配-功能仿真-綜合-編程下載-硬件測試四、簡答題1．簡述eda技術(shù)的發(fā)展歷程？2．什么是eda技術(shù)？3．在eda技術(shù)中，什么是自頂向下的設(shè)計方法？4．自頂向下的設(shè)計方法有什么重要意義？5．簡要說明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢是什么？6．簡述現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程。7．簡述原理圖設(shè)計法設(shè)計流程。8．簡述原理圖設(shè)計法設(shè)計方法的優(yōu)缺點。9．什么是綜合？綜合的步驟是什么？10．什么是基于平臺的設(shè)計？現(xiàn)有平臺分為哪幾個類型？11．目前，目前數(shù)字專用集成電路的設(shè)計主要采用三種方式？各有什么特點？12．什么是soc技術(shù)含義是什么？什么是sopc?13．sopc技術(shù)含義是什么？sopc技術(shù)和soc技術(shù)的區(qū)別是什么？14．sopc技術(shù)是指什么？sopc的技術(shù)優(yōu)勢是什么？15．簡要說明一下功能仿真和時序仿真的異同。設(shè)計過程中如果只做功能仿真，不做時序仿真，設(shè)計的正確性是否能得到保證？16．綜合完成的主要工作是什么？實現(xiàn)（implement）完成的主要工作是什么？17．主要的hdl語言是哪兩種？veriloghdl語言的特點是什么？18．簡述阻塞賦值與非阻塞賦值的不同。19．簡述過程賦值和連續(xù)賦值的區(qū)別。20．什么叫做ip核?ip在設(shè)計中的作用是什么?21．什么是ip軟核，它的特點是什么？22．根據(jù)有效形式將ip分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？23．比較基于查找表的fpga和cpld系統(tǒng)結(jié)構(gòu)和性能上有何不同?24．什么是數(shù)據(jù)流級建模？什么是行為級建模？25．timescale指令的作用是什么。26．采用hdl完成設(shè)計后，必須應用測試程序（testbench）對設(shè)計的正確性進行驗證。測27．什么是fpga，cpld？他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？28．cpld是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。29．fpga是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。30．pld器件按照編程方式不同，可以分為哪幾類？31．解釋編程與配置這兩個概念。32．說明fpga配置有哪些模式，主動配置和從動配置的主要區(qū)別是什么？33．為什么在fpga構(gòu)成的數(shù)字系統(tǒng)中要配備一個prom或e2prom？五、程序補充完整1．下面程序是一個3-8譯碼器的veriloghdl描述，試補充完整。空（1）decoder_38(out,in)output[7：0]out;input[2：0]in;reg[7：0]out空（2）@(in)begin(in)3′d0：out=8′b11111110;3′d1：out=8′b11111101；【篇三：fpga題及答案】件：軟件：）；掌握一種語言。2、使用quartusii進行邏輯設(shè)計，常用的設(shè)計思想的輸入方式有：原理圖、等。3、高級語言c程序經(jīng)過軟件程序編譯器形成cpu指令/數(shù)據(jù)代碼流；veriloghdl程序經(jīng)過綜合器形成電路網(wǎng)表文件4、cpld是在pal，gal等類型器件的基礎(chǔ)上發(fā)展起來的與或陣列型pld器件，大多數(shù)fpga采用了查找表結(jié)構(gòu)，其物理結(jié)構(gòu)是靜態(tài)存儲器sram.。5、jtag邊界掃描技術(shù)用于對高密度、引腳密集的器件和系統(tǒng)進行測試，如：cpu，dsp，arm，pld等。同時，jtag接口也被賦予了更多的功能：編程下載、在線邏輯分析。6、使用veriloghdl進行邏輯設(shè)計，變量的值有4種狀態(tài)：0、1、x、z；7、定義邏輯功能的幾種基本方法：用assign持續(xù)賦值語句定義、用always過程塊定義、調(diào)用元件（元件例化）。8、整數(shù)按如下方式書寫：+/-sizebasevalue即+/-位寬進制數(shù)字size為對應二進制數(shù)的寬度；base為進制；value是基于進制的數(shù)字序列。進制有如下4種表示形式：二進制（b或b）、十進制（d或d或缺?。⑹M制（h或h）、八進制（o或o）9、定義reg型標量型變量：//變量名qout10、定義wire型向量：//databus的寬度是8位11、在狀態(tài)機設(shè)計中使用一位熱碼定義5種狀態(tài)，并定義狀態(tài)變量：12、在狀態(tài)機設(shè)計中使用順序碼定義5種狀態(tài)，并定義狀態(tài)變量：1、成為ieee標準的hdl有2、quartusii是（a）公司的（d）開發(fā)工具。3、modelsim是mentor公司的出色的仿真軟件，它屬于編譯型（仿真）器，速度快，功能強。4、使用altera公司的quartusii和fpga器件能夠進行數(shù)字電路設(shè)計、dsp設(shè)計、sopc設(shè)計5、使用veriloghdl進行邏輯設(shè)計，端口類型有6、使用veriloghdl進行邏輯設(shè)計，可綜合的變量類型有7、a=5`b11001;b=5`b10101;下面那個是正確的8、下面那些語句可以被綜合成電路b、alwaysc、assignd、`definee、formodulevoter7(pass,vote);outputpass;input[6:0]vote;reg[2:0]sum;integeri;regpass;always@(vote)beginsum=0;for(i=0;i=6;i=i+1)//for語句if(vote[i])sum=sum+1;if(sum[2])pass=1;//超過4人贊成，則通過elsepass=0;endendmodule②8、4選1數(shù)據(jù)選擇器modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)//敏感信號列表case(sel)2b00:2b01:out=in0;out=in1;2b10:out=in2;2b11:out=in3;default:out=x;endcaseendmodule③13、帶同步清0/同步置1（低電平有效）的d觸發(fā)器moduledff_syn(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputregq,qn;always@(posedgeclk)beginif(~reset)beginq=1b0;qn=1b1;end//同步清0，低電平有效elseif(~set)beginq=1b1;qn=1b0;end//同步置1，低電平有效elsebeginq=d;qn=~d;endendendmodule④14、帶異步清0/異步置1（低電平有效）的d觸發(fā)器moduledff_asyn(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputregq,qn;always@(posedgeclkornegedgesetornegedgereset)beginif(~reset)beginq=1b0;qn=1b1;end//異步清0，低電平有效elseif(~set)beginq=1b1;qn=1b0;end//異步置1，低電平有效elsebeginq=d;qn=~d;endendendmodule⑤18、分頻器設(shè)計（偶數(shù)等占空比分頻；1：15占空比分頻）a、modulediv6(clk,rst,clk6);inputrst,clk;outputclk6;regclk6;reg[1:0]cnt;always@(posedgeclkorposedgerst)beginif(rst==1’b1)cnt=2’b00;elseif(cnt==2)begincnt=2’b00;clk6=~clk6;endelsecnt=cnt+1;