基于 FPGA 的遠場渦流檢測儀的研究

基于FPGA的遠場渦流檢測儀的研究為了實現(xiàn)對鐵磁性管道缺陷的無損檢測,本論文運用Altera公司的FPGA技術,設計并實現(xiàn)了遠場渦流檢測儀,并重點介紹了系統(tǒng)體系結(jié)構的設計。最后通過對有人工缺陷的管道進行檢測,表明遠場渦流檢測儀的設計方法可行。由于采用了全新的FPGA技術,性能有了較大的提高。1引言遠場渦流檢測作為渦流無損檢測技術的一個重要分支,目前在各個行業(yè)的管道日常維護和安全保障中發(fā)揮著重要作用。在核能摘要:為了實現(xiàn)對鐵磁性管道缺陷的無損檢測,本論文運用Altera公司的FPGA技術,設計并實現(xiàn)了遠場渦流檢測儀,并重點介紹了系統(tǒng)體系結(jié)構的設計。最后通過對有人工缺陷的管道進行檢測,表明遠場渦流檢測儀的設計方法可行。由于采用了全新的FPGA技術,性能有了較大的提高。1引言遠場渦流檢測作為渦流無損檢測技術的一個重要分支,目前在各個行業(yè)的管道日常維護和安全保障中發(fā)揮著重要作用。在核能、電力和石油化工等領域里,很多裝置中都有金屬管道,它們在使用過程中由于高溫、高壓和強腐蝕介質(zhì)的作用,管壁容易受到損傷和腐蝕破壞,產(chǎn)生裂紋、點蝕、或減薄等,嚴重威脅著設備的安全運行,因此對其進行在役檢測有著巨大的經(jīng)濟意義。常規(guī)渦流檢測技術由于受到集膚效應的影響,難以檢測出管道外表面的缺陷;同時由于易受提離效應以及被測試件電磁特性不均勻等因素的影響,從而造成檢測信號復雜,檢測結(jié)果判斷困難。相對于常規(guī)渦流檢測技術,遠場渦流(RemoteFieldEddyCurrentRFEC)檢測技術是一種能穿透金屬管壁的低頻渦流檢測技術,在近幾年迅速發(fā)展。相對于常規(guī)渦流檢測和超聲檢測等其它檢測方法而言,遠場渦流檢測技術具有下列優(yōu)點:

1.管子外壁缺陷與內(nèi)部缺陷在檢測中具有相同的靈敏度;2.管壁厚度與檢測出的相位成正比,易于缺陷的分辨;3.受提離效應影響非常小,可以節(jié)省清潔的時間,更加實用;4.管道內(nèi)的液體介質(zhì)或氣體介質(zhì)對結(jié)果無影響;5.檢測設備體積小、重量輕,便于現(xiàn)場靈活遠用;6.與超聲檢測相比,不需要禍合劑,更容易實現(xiàn)。由此可見,遠場渦流檢測在管道檢測方面具有很大的優(yōu)勢,它對鐵磁性管道的內(nèi)外壁缺陷具有相同的靈敏度且不受集膚效應的限制,能同時檢測凹坑、裂紋和壁厚減薄等多種缺陷,被認為是一種最有發(fā)展前途的管道檢測技術[1]。2遠場渦流檢測的工作原理遠場渦流檢測方法采用內(nèi)部探頭對管材實行透壁檢測,這是一種低頻穿壁技術,它對管材的凹坑、裂紋、壁厚收縮及電阻率和磁導率的變化均能響應,并對管內(nèi)、外部的異常變化有著相同靈敏度。遠場渦流系統(tǒng)的探頭是該系統(tǒng)的主要部件之一,它采用與管道同軸放置的內(nèi)部螺線管作為激勵線圈,通以低頻交流電,一組或多組檢測線圈排列安放在靠近管壁的內(nèi)表面處。檢測線圈安放位置與常規(guī)渦流裝置不同(如圖1),它安裝在沿軸向距離激勵源2-3倍管內(nèi)徑處,需要測量的不是線圈阻抗,而是檢測線圈的感應電壓及其與激勵電流之間的相位差。如果在一根無缺損的長鐵管中改變激勵線圈和檢測線圈間軸向距離,并對應測出檢測線圈感應電壓及其相位,就可得到激勵線圈周圍電磁場分布的一些特征,我們把距激勵線圈較近、信號幅值急劇下降的區(qū)域稱為近場區(qū)或直接藕合區(qū);信號幅值急劇下降后變化趨緩而相位發(fā)生較大躍變之后的區(qū)域稱為遠場區(qū)或間接藕合區(qū)。遠場渦流探頭中的檢測線圈必須放在遠場區(qū),遠場區(qū)一般距激勵線圈2-3倍管內(nèi)徑處[2]。根據(jù)相關理論和實驗研究證實:其檢測線圈的場由兩個分量合成,其一稱為直接藕合分量,產(chǎn)生于激勵線圈,并一直保留在管道中,直接藕合場隨著激勵源軸向距離的增加,按指數(shù)規(guī)律衰減。另一分量是遠場分量,激勵線圈產(chǎn)生的場部分在激勵線圈附近穿透管壁擴散,在些過程中,因為渦流的作用,場相位發(fā)生移動、幅值衰減。然后,該能量在管外傳播、衰減速度減慢。對于鐵磁管道,該能量有被管道引導而沿管外壁擴散的趨勢。在遠場區(qū)域外部,直接藕合場比內(nèi)部大得多,管內(nèi)場的主要部分由外部場通過管壁擴散回來。在這個過程中,場再次衰減并有相位移動。像常規(guī)渦流技術一樣,裂紋以阻斷渦流路徑的方式產(chǎn)生信號,與常規(guī)渦流技術不同的是管外的裂紋產(chǎn)生與管內(nèi)裂紋相同的信號,這是因為它們與能量流的交互作用是相同的。

3系統(tǒng)的構建3.1系統(tǒng)的總體設計方案基于FPGA的遠場渦流檢測儀硬件系統(tǒng)的由模擬和數(shù)字兩部分組成,系統(tǒng)的結(jié)構框圖如下所示:本系統(tǒng)采用的核心器件是一塊Altera公司的FPGA芯片,型號是CycloneII系列的EP2C8Q208C8,該器件采用了TMSC的90nm,低K值電介質(zhì)工藝,從而保證了實用性和低成本。采用PQFP封裝,擁有208個引腳、8254個邏輯單元、36個M4K存儲模塊,18個嵌入式乘法器及2個PLL。在本檢測儀的設計中,將采用Altera公司的SOPC技術,使用軟核處理器NIOSII。CPLD芯片主要用來緩沖模數(shù)轉(zhuǎn)換芯片所采集的數(shù)據(jù)。數(shù)模轉(zhuǎn)換采用14位的高速DAC904,模數(shù)轉(zhuǎn)換采用14位模數(shù)轉(zhuǎn)器AD9240,該芯片與傳統(tǒng)的A/D不同,它完全依靠時鐘控制采樣、轉(zhuǎn)換和數(shù)據(jù)輸出。本系統(tǒng)自通電起,A/D和時鐘電路始終處于工作狀態(tài),對數(shù)據(jù)不停的進行轉(zhuǎn)換,以減少誤碼率,提高采樣精度。DDS產(chǎn)生正弦波,然后數(shù)模轉(zhuǎn)換,再通過放大電路,產(chǎn)生足夠大的驅(qū)動電流,以驅(qū)動探頭內(nèi)的激勵線圈。對來自檢測線圈的信號,通過放大器及帶通濾波后,放大到足夠的信號幅度檢測。同時NIOSII處理器通過比較一路同激勵信號同頻率的相關信號,處理并得到采集到的信號和激勵信號之間的相位差。然后系統(tǒng)軟件將得到的相位差通LCD或者數(shù)碼管顯示出來。通過相應的標定和精度設置,在檢測過程中,如果相位差出現(xiàn)超出精度范圍的異常,系統(tǒng)通過聲光系統(tǒng)報警,提示使用者檢測到了異常。3.2FPGA上的控制系統(tǒng)設計FPGA的控制系統(tǒng)包括A/D采集控制模塊,LCD顯示模塊,鍵盤控制模塊,存儲器模塊等。系統(tǒng)設計使用Altera公司提供的SOPCBuilder開發(fā)完成。SOPCBuilder提供了一個強大的平臺,可以非常方便的組建一個模塊級的系統(tǒng)。SOPCBuilder的組件庫包含了從簡單的固定邏輯的功能塊到復雜的、參數(shù)化的、可以動態(tài)生成的子系統(tǒng)等一系列的組件。這些組件包含了NIOSII處理器以及其它一些常用的外設IP模塊,用戶也可以創(chuàng)建自己定制的SOPC組件。按照SOPC系統(tǒng)的開發(fā)流程:構建開發(fā)、系統(tǒng)集成、系統(tǒng)生成,最后生成BlockSymbolFile,在QuartusII界面根據(jù)電路圖分配引腳將整個文件下載到FPGA中[3-4]。SOPC系統(tǒng)的配置如圖3:3.2.1IP模塊開發(fā)本系統(tǒng)根據(jù)需要使用了一些Altera公司的常用的IP模塊,如NiosII軟核處理器,存儲器控制器,并行IO口等。此外根據(jù)系統(tǒng)的特點,我們自己設計了LCD顯示,DDS,和數(shù)據(jù)采集等模塊。IP模塊的設計遵循Avalon總線規(guī)范,主要使用VerilogHDL語言進行設計。3.2.2系統(tǒng)集成利用SOPCBuilder將自己編寫的VerilogHDL代碼生成相應的IP模塊。此時開發(fā)的IP模塊跟Altera公圖3SOPC配置框圖司提供的IP模塊沒有任何本質(zhì)的區(qū)別。將系統(tǒng)需要的相關IP模塊加入到系統(tǒng)中并連接好,作好相關的配置后后生成系統(tǒng)。3.2.3系統(tǒng)生成在SOPCBuilder中,添加所有的IP模塊,并對NiosIICPU以及各外設模塊的特性,參數(shù)和系統(tǒng)的地址進行配置。然后啟動SOPCBuilder中的Generate,使之生成用于綜合和仿真的文件;最后,使用QuartusII軟件鎖定端口引腳,對生成的NiosII系統(tǒng)進行仿真、綜合、適配、下載和FPGA配置。4軟件系統(tǒng)設計4.1軟件系統(tǒng)總體設計本系統(tǒng)的軟件設計主要NiosII集成開發(fā)環(huán)境下進行,NiosII集成開發(fā)環(huán)境是NiosII嵌入式處理器的基本軟件開發(fā)工具。NiosIIIDE基于開放式的、可擴展EclipseIDEproject工程及EclipseC/C++開發(fā)工具(CDT)工程。所有軟件開發(fā)任務都可以在NiosIIIDE下完成,包括編輯、編譯和調(diào)試程序。NiosIIIDE為軟件開發(fā)提供四個主要的功能:工程管理器,編輯器和編譯器,調(diào)試器以及閃存編程器。系統(tǒng)的軟件部份主要包括鍵盤的掃描模塊、液晶顯示模塊和參數(shù)存儲模塊。參數(shù)存儲模塊使用的芯片是FM24C64,采用I2C總線與NiosII通信。這些功能主要在NIOSIIIDE中用C語言完成,為系統(tǒng)提供了良好的人機操作界面。4.2CPLD數(shù)據(jù)緩沖模塊設計系統(tǒng)中的CPLD主要起緩沖作用,在本系統(tǒng)中,將兩片AD9240轉(zhuǎn)過來的28位數(shù)字信號放在CPLD中,存儲一個周期,等待數(shù)據(jù)采集IP放入SDRAM中,這部分功能用VerilogHDL實現(xiàn),其主要代碼如下:moduleceshi(cpld_clk,in_data,ad1_otr,ad2_otr,ad1_clk,ad2_clk,out_data);inputcpld_clk;input[27:0]in_data;inputad1_otr;inputad2_otr;outputad1_clk;outputad2_clk;output[27:0]out_data;reg[27:0]data;always@(negedgecpld_clk)beginif(!(ad1_otr|ad2_otr))data<=in_data;elsedata<=data;endassignout_data=data;assignad1_clk=cpld_clk;assignad2_clk=cpld_clk;endmodule4.3NiosIIC語言至硬件加速編譯器NiosIIC語言至硬件加速(C2H)編譯器將對時間要求較高的ANSIC函數(shù)轉(zhuǎn)換為FPGA中的硬件加速器,大大提升了軟件性能。與通用CPU相比,硬件加速器利用FPGA并行處理結(jié)構,在每一個時鐘周期中完成更多的計算操作,將性能提升幾個數(shù)量級。在系統(tǒng)中,對于影響速度的一些函數(shù)使用硬件加速功能,使系統(tǒng)在性能上有了較大的提高。C2H利用SOPCBuilder工具生成的寬帶Avalon互聯(lián)結(jié)構,能成功的處理外部存儲器操作,例如指針分散和數(shù)組訪問等。它分析要加速實現(xiàn)的存儲器接口類型,生成硬件加速邏輯以及合適的Avalon主機和從機接口,達到與存儲器延時的匹配。這樣,分擔了NiosII處理器的數(shù)據(jù)計算和存儲器訪問功能,使處理器能夠更好的處理其它任務。由于Avalon互聯(lián)架構并沒有限制主機和從機的數(shù)量,因此,NiosIIC2H編譯器可以根據(jù)轉(zhuǎn)換目標代碼的要求,產(chǎn)生多個存儲器自治硬件加速器。NiosIIC2H編譯器幫助NiosII用戶以最少的資源占用來達到提高系統(tǒng)性能的目的[5-6]。本系統(tǒng)利用NiosIIC2H對數(shù)據(jù)采集部分的對系統(tǒng)性能要求較高的幾個函數(shù)進行了硬件加速,使系統(tǒng)的性能有了較大的提高。5實驗結(jié)果與分析整個系統(tǒng)設計制作完成之后,將該檢測裝置用來檢測有人工缺陷的鐵磁管道上,實驗的結(jié)果表明,該系統(tǒng)有較高的靈敏度,工作穩(wěn)定可靠。下面給出一組在實驗室用該套設備檢測有人工減薄缺陷的鋼管得到的一組數(shù)據(jù)。從該組數(shù)據(jù)可以看出,缺陷處有雙重表示的特點。在檢測線圈經(jīng)過210處,幅值達到了最大值,相位差最小,設備在200到230之間,警報指示燈閃爍,檢測到管道的人工缺陷。在360處,當激勵線圈經(jīng)過人工缺陷處時,又一次產(chǎn)生幅值最大,相位最小的特征。在340到380處,設備再一次報警。