基于FPGA的DDR2存儲(chǔ)器控制器設(shè)計(jì)-河北科技大學(xué)

頁(yè)共31頁(yè)3：可編程邏輯器件的原理部分，講述本次設(shè)計(jì)中的FPGA器件的原理、內(nèi)部結(jié)構(gòu)和使用這個(gè)器件開(kāi)發(fā)的優(yōu)勢(shì)。4：本次設(shè)計(jì)的外圍電路的設(shè)計(jì)部分，講述本次設(shè)計(jì)中所采用的芯片、工作原理及硬件電路的原理圖5：本次設(shè)計(jì)的系統(tǒng)設(shè)計(jì)部分，主要是軟件開(kāi)發(fā)部分，講述了本次開(kāi)發(fā)所用到的開(kāi)發(fā)工具和具體的設(shè)計(jì)步驟。2動(dòng)態(tài)隨機(jī)存儲(chǔ)器由于現(xiàn)在所需要處理的數(shù)據(jù)量越要越大，雖然電路的響應(yīng)時(shí)間也越來(lái)越快，但是，依舊滿足不了所需要處理的數(shù)據(jù)的量，因此需要將信號(hào)經(jīng)行鎖存，而DDR技術(shù)發(fā)展已經(jīng)成熟，因此，本次設(shè)計(jì)借助于DDR2經(jīng)行設(shè)計(jì)。2.1同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器原理與結(jié)構(gòu)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，也就是我們所說(shuō)的SDRAM（SynchronousDynamicRandomAccessMemory），同步是指Memory工作需要的同步時(shí)鐘，內(nèi)部命令的發(fā)送與數(shù)據(jù)傳輸都要以它為基準(zhǔn)；動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷刷新來(lái)保證數(shù)據(jù)不丟失；隨機(jī)指的是數(shù)據(jù)不是線性依次存儲(chǔ)，而是由指定地址的進(jìn)行數(shù)據(jù)的讀寫(xiě)。SDRAM又稱為DRARM，因?yàn)樗枰粩嗟乃⑿拢≧efresh）才能保留住原來(lái)的數(shù)據(jù)。SDRAM是多Bank結(jié)構(gòu)，例如在一個(gè)有兩個(gè)Bank的SDRAM的模組中，其中一個(gè)Bank在進(jìn)行預(yù)充電同時(shí)，另一個(gè)Bank卻馬上可以被讀取，這樣當(dāng)進(jìn)行了一次讀取后，又馬上去讀取已經(jīng)預(yù)充電Bank的數(shù)據(jù)時(shí)，就不需等待而是可以直接讀取了，大大提高了存儲(chǔ)器的訪問(wèn)速度。SDRAM具有多種的工作模式，其內(nèi)部操作是一個(gè)非常復(fù)雜的有限狀態(tài)機(jī)。從大體上講SDRAM的引腳主要分為以下三種功能：1、信號(hào)的控制：包括片選引腳、時(shí)鐘使能引腳、時(shí)鐘引腳、行列地址選擇引腳、讀寫(xiě)有效以及數(shù)據(jù)有效。2、要輸入的地址引腳：其是時(shí)分復(fù)用引腳，為存儲(chǔ)器的行或者列地址的信號(hào)。3、數(shù)據(jù)信號(hào)：為雙向I/O引腳，受數(shù)據(jù)有效位控制。2.2雙倍動(dòng)態(tài)隨機(jī)存儲(chǔ)器原理與特點(diǎn)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，也就是人們所說(shuō)的DDR(DoubleDataRate）。嚴(yán)格的將DDR應(yīng)該叫做DDRSDRAM，人們習(xí)慣稱為DDR。DDR技術(shù)是在SDRAM技術(shù)的基礎(chǔ)上發(fā)展而來(lái)的，其基本結(jié)構(gòu)任然為SDRAM。SDRAM僅能在一個(gè)時(shí)鐘周期內(nèi)傳送一次數(shù)據(jù)，它是在時(shí)鐘的有效的上升沿期間進(jìn)行數(shù)據(jù)傳輸；而DDR內(nèi)存則是在一個(gè)時(shí)鐘周期內(nèi)進(jìn)行兩次的數(shù)據(jù)傳輸，它能夠在時(shí)鐘的上升沿和下降沿各進(jìn)行一次的數(shù)據(jù)傳輸，因此又被人們稱之為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，即DDR。在相同的時(shí)鐘的頻率下DDR的存取速度遠(yuǎn)遠(yuǎn)的超出了SDRAM.在與SDRAM相比，DDR其內(nèi)部的電路設(shè)計(jì)更為先進(jìn)，使地址的指定、數(shù)據(jù)的輸入和輸出的主要步驟既能夠獨(dú)立的執(zhí)行，又可以保持與CPU的時(shí)鐘的完全同步。DDR本質(zhì)上是不需要提高時(shí)鐘頻率就能加倍提高SDRAM的傳輸速度，它在時(shí)鐘脈沖的上升沿和下降沿來(lái)讀入或者讀出數(shù)據(jù)，因此其數(shù)據(jù)存取速度比標(biāo)準(zhǔn)SDRAM的存取速度快一倍。2.3DDR2隨機(jī)存儲(chǔ)器的簡(jiǎn)介DDR2/DDRII（DoubleDataRate2）SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會(huì)）進(jìn)行開(kāi)發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與第一代的DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)的最大不同就是，雖然同樣采用了上升沿和下降沿同時(shí)傳輸數(shù)據(jù)，但DDR2卻擁有者第一代DDR的2倍的預(yù)存取功能。DDR2引入了三項(xiàng)新的技術(shù)，它們是OCD、ODT和PostCAS。OCD（Off-ChipDriver）：即離線驅(qū)動(dòng)調(diào)整，DDRⅡ可以通過(guò)OCD來(lái)提高系統(tǒng)信號(hào)的完整性。通過(guò)調(diào)整其上拉/下拉的電阻值使兩者電壓保持相等。通過(guò)使用OCD技術(shù)，減少DQ-DQS的傾斜度從而提高系統(tǒng)信號(hào)的完整性；通過(guò)控制電壓提高信號(hào)的品質(zhì)。ODT：即片內(nèi)終結(jié)電阻。實(shí)際上，不同的內(nèi)存模組要求的終結(jié)電路不一樣，而終結(jié)電阻的大小決定了數(shù)據(jù)線的信號(hào)比和反射率，終結(jié)電阻小的則數(shù)據(jù)線信號(hào)的反射低，但是信噪比也比較低；而終結(jié)電阻高的，則數(shù)據(jù)線的信噪比較高，但是信號(hào)的反射也會(huì)大大增加。DDR2能夠設(shè)計(jì)并且借助內(nèi)建電阻來(lái)自動(dòng)調(diào)節(jié)，保證得到最佳的信號(hào)。PostCAS：是為了提高DDR2的有效利用率來(lái)設(shè)定的。在PostCAS操作中，CAS信號(hào)能夠被插入到RAS信號(hào)的后面的一個(gè)時(shí)鐘周期上，CAS的命令也可以在附加延遲AL（AdditiveLatency）后面仍保持著有效。則原來(lái)的tRCD（RAS到CAS的時(shí)間延遲）會(huì)被AL所取代，AL可以被設(shè)置為0至4之間的整數(shù)。CAS的信號(hào)是放在了RAS信號(hào)后面額一個(gè)時(shí)鐘周期上，所以ACT信號(hào)和CAS信號(hào)永不會(huì)產(chǎn)生交集而發(fā)生碰撞。但由于是采用雙通道運(yùn)行的，所運(yùn)行的速度理論上是DDR的2倍。由于對(duì)DDR2SDRAM的訪問(wèn)方式是基于突發(fā)模式的；進(jìn)行讀寫(xiě)時(shí)，要事先選定一個(gè)起始的地址，并且能夠按照事先編程設(shè)定的突發(fā)字節(jié)長(zhǎng)度（4或8）和突發(fā)的順序來(lái)依次的進(jìn)行讀或者寫(xiě)的訪問(wèn).訪問(wèn)操作的開(kāi)始于一個(gè)激活命令,后面緊跟就是讀數(shù)據(jù)命令或者寫(xiě)數(shù)據(jù)的命令。同激活命令同時(shí)到達(dá)的地址位包含著所要存取的bank和行.而與讀命令或者寫(xiě)命令同步達(dá)到的地址位還包含了突發(fā)存取起始的列地址，還決定著是否發(fā)布自動(dòng)預(yù)充電命令。本次設(shè)計(jì)所采用的是Micron公司的芯片，其內(nèi)部原理圖結(jié)構(gòu)如圖2-1，其各個(gè)引腳功能在第四章講述。圖2-2為讀數(shù)據(jù)的命令時(shí)序，圖2-3為寫(xiě)命令的時(shí)序。圖2-1MicronDDR2內(nèi)部結(jié)構(gòu)原理圖。突發(fā)讀命令時(shí)序圖2-2突發(fā)讀操作突發(fā)寫(xiě)操作時(shí)序圖2-3突發(fā)寫(xiě)操作3可編程邏輯器件原理在數(shù)字電路中，由于對(duì)于時(shí)序的要求而來(lái)回反復(fù)的進(jìn)行設(shè)計(jì)，因此而誕生了基于可編程的邏輯器件，從而能夠快速的進(jìn)行時(shí)序電路設(shè)計(jì)，而本次設(shè)計(jì)借助于基于LUT的FPGA可編程器件來(lái)進(jìn)行設(shè)計(jì)。3.1FPGA原理FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列，采用了邏輯單元陣列LCA（LogicCellArray）的這樣一個(gè)概念，其內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA借助于小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，而每個(gè)查找表后面連接到一個(gè)D觸發(fā)器輸入端，由觸發(fā)器驅(qū)動(dòng)其他邏輯電路或者I/O，因此即能實(shí)現(xiàn)邏輯功能也能實(shí)現(xiàn)時(shí)序功能，通過(guò)金屬連線進(jìn)行互相連接或者連接到I/O模塊。FPGA的邏輯功能的實(shí)現(xiàn)是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)完成的，存儲(chǔ)在存儲(chǔ)單元的值決定了邏輯功能和連線，并最終決定了FPGA所能完成的功能，從理論上FPGA允許無(wú)限次的編程。3.2FPGA結(jié)構(gòu)FPGA是基于查找表技術(shù)的，但已經(jīng)整合了常用的基本功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊。如圖3-1所示，F(xiàn)PGA芯片主要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元。圖3-1FPGA芯片的內(nèi)部結(jié)構(gòu)示意圖每個(gè)模塊的功能如下：1.可編程輸入輸出模塊（IOB）可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的完成電氣連接的接口部分，F(xiàn)PGA內(nèi)部的I/O是按組分類(lèi)，每一組都能夠支持獨(dú)立的I/O標(biāo)準(zhǔn)?？梢允褂密浖撵`活配置，來(lái)達(dá)到所需要的電氣特性。I/O口的頻率非常高，對(duì)信號(hào)的處理非?？?。為了更好的管理和達(dá)到多的電氣要求，F(xiàn)PGA的IOB被劃分成了若干個(gè)組（bank），每個(gè)bank的接口的電氣標(biāo)準(zhǔn)由其接口電壓的VCCO決定，一個(gè)bank僅允許一種VCCO，但不同bank的VCCO可以是不同的。2.可配置邏輯塊（CLB）CLB是FPGA內(nèi)部的基本邏輯陣列單元。CLB的實(shí)際數(shù)量和特性根據(jù)所采用的器件的不同而各有不同，但每個(gè)CLB都包含著一個(gè)可配置的開(kāi)關(guān)矩陣，此矩陣是由4或6個(gè)輸入、一些多路選擇器和觸發(fā)器組成。3.數(shù)字時(shí)鐘管理模塊（DCM）大多數(shù)FPGA均給提供數(shù)字時(shí)鐘管理。4.嵌入式塊RAM（BRAM）大多數(shù)FPGA都都給內(nèi)嵌的RAM塊，使得FPGA的使用范圍和靈活度同時(shí)也大大的提高。單片RAM塊的容量為18kbits，即位寬為18bits、深度為1024，也可以根據(jù)需要改變位寬和深度，但要滿足兩個(gè)原則：（1）位寬深度不能大于18kbits；（2）位寬最大不能超過(guò)36bits?？梢灾vram塊進(jìn)行級(jí)聯(lián)，來(lái)達(dá)到更大ram塊，此時(shí)則不在首以上兩點(diǎn)的限制。5.豐富的布線資源布線資源是FPGA內(nèi)部各個(gè)單元的進(jìn)行連接資源，其連線的跨度和工藝決定著電路中的信號(hào)在連線上驅(qū)動(dòng)的能力和傳輸?shù)乃俣?。在設(shè)計(jì)中，布局布線器可以自動(dòng)地選擇布線資源來(lái)使得各個(gè)模塊經(jīng)行連接。6.底層內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指的是DLL（DelayLockedLoop）、PLL（PhaseLockedLoop）、DSP和CPU等軟處理核（SoftCore）。FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。3.3FPGA器件開(kāi)發(fā)的優(yōu)點(diǎn)使用FPGA器件設(shè)計(jì)數(shù)字電路，不僅僅可以簡(jiǎn)化設(shè)計(jì)的過(guò)程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。FPGA設(shè)計(jì)數(shù)字系統(tǒng)優(yōu)勢(shì)有一下幾點(diǎn)設(shè)計(jì)靈活使用FPGA器件，其邏輯功能不會(huì)有所限制，而且其邏輯的修改可以在系統(tǒng)設(shè)計(jì)和使用的過(guò)程中的任何階段進(jìn)行修改，而修改過(guò)后只需要對(duì)其重新在編譯即可，給系統(tǒng)的設(shè)計(jì)帶來(lái)了大的靈活性增加功能密度功能密度是值在給的空間上所能集合成的邏輯功能的數(shù)據(jù)。可編程邏輯器件內(nèi)所具有的資源很高，一片F(xiàn)PGA就可以替代幾片、幾十片、甚至是上百片中小規(guī)模的數(shù)字集成電路芯片。用FPGA實(shí)現(xiàn)功能時(shí)，所使用的芯片數(shù)量很少，從而減少了使用芯片的數(shù)目，從而節(jié)省了PCB資源。提高可靠性減少芯片和PCB印刷的數(shù)目，不僅能減小系統(tǒng)的規(guī)模，而且大大提高了系統(tǒng)的可靠性。具有較高的集成度系統(tǒng)比用許多低集成度標(biāo)準(zhǔn)芯片設(shè)計(jì)的相同系統(tǒng)具有高的可靠性。使用FPGA器件減少了實(shí)現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在板級(jí)上，引線的減少和焊點(diǎn)數(shù)的減少，從而是得整個(gè)系統(tǒng)的可靠性能提高。工作速度快FPGA器件的工作速度非?？?，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于其他絕大部分器件，而又使用FPGA器件后實(shí)現(xiàn)系統(tǒng)所需要的電路級(jí)數(shù)少，從而整個(gè)系統(tǒng)的工作速度就會(huì)增加。減小設(shè)計(jì)周期由于FPGA器件的可編程性，設(shè)計(jì)一個(gè)系統(tǒng)所需要的時(shí)間比傳統(tǒng)的方法大為縮短。FPGA器件集成度非常高，使用時(shí)板級(jí)設(shè)計(jì)簡(jiǎn)單。同時(shí)，在樣板設(shè)計(jì)成功之后，由于開(kāi)發(fā)工具先進(jìn)，自動(dòng)化高，對(duì)其進(jìn)行邏輯修改液十分簡(jiǎn)便快捷。因此，使用FPGA器件可以大大縮短系統(tǒng)的設(shè)計(jì)周期，加快產(chǎn)品的投放市場(chǎng)的速度，提高產(chǎn)品的競(jìng)爭(zhēng)力。增加系統(tǒng)的保密性很多FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用FPGA器件可以有效地防止產(chǎn)品的非法復(fù)制。成本的減低使用FPGA器件實(shí)現(xiàn)系統(tǒng)時(shí)，首先，由于器件的修改方便，設(shè)計(jì)周期短，使系統(tǒng)的研制開(kāi)發(fā)費(fèi)用降低；其次，F(xiàn)PGA器件可使印刷線路板和需要的插接減少，從而使系統(tǒng)的制造費(fèi)用降低；其三，使用FPGA使得系統(tǒng)的可靠性提高，維修工作量減少，進(jìn)而使系統(tǒng)的維修費(fèi)用降低。4外圍電路設(shè)計(jì)由于本次DDR2接口的設(shè)計(jì)完全是借助于FPGA的開(kāi)發(fā)，所有僅需的FPGA的核心電路即可，該模塊包含F(xiàn)PGA供電電壓、DDR2供電電壓、配置編程模塊、晶振和復(fù)位模塊，5V電壓輸入模塊和18V電壓輸入模塊。4.1芯片的選擇和介紹本次設(shè)計(jì)所采用的硬件元器件選型見(jiàn)表4-1。表4-1元器件選型表名稱型號(hào)功能簡(jiǎn)述FPGA芯片5CGXFC7C7F23C8詳細(xì)內(nèi)容見(jiàn)3.1.1節(jié)。DDR2芯片MT47H64M16詳細(xì)內(nèi)容見(jiàn)3.1.3節(jié)。1.8V/2.5V電源TPS76801將5V電源轉(zhuǎn)成1.8V和1.1V，供給所需電路。1.1V電源TPS62000將5V電源轉(zhuǎn)成1.5V，提供FPGA內(nèi)核電壓。4.1.15CGXFC7C7F23C8介紹本次設(shè)計(jì)的所采用的芯片為CycloneV代（圖4-1），為貼片型芯片。圖4-1CycloneV芯片CycloneV代采用TSMC的28nm低功耗工藝進(jìn)行開(kāi)發(fā)的，降低了功耗，同時(shí)也提高了其性能。其具有非常豐富的I/O接口。4.1.2MT47H64M16介紹本次設(shè)計(jì)所采用的DDR芯片為MT47H64M16，該芯片引腳圖如4-2。圖4-2MT47H64M16引腳圖其各引腳功能為：A[12：0]：地址輸入引腳，對(duì)于激活命令提供行地址，同時(shí)也是數(shù)據(jù)輸入的地址。BA[2：0]：bank選擇輸入引腳，用來(lái)確定DDR2里面的所要讀寫(xiě)數(shù)據(jù)的bank。CK，CK#：時(shí)鐘輸入信號(hào)，CK和CK#為差分時(shí)鐘輸入，所有的地址和控制信號(hào)在CK的上升沿和CK#的下降沿進(jìn)行采樣輸入。CKE：時(shí)鐘的允許輸入信號(hào)。CS#：片選信號(hào)，高電平有效。LDM,UDM,DM：輸入數(shù)據(jù)的屏蔽信號(hào)，DM是數(shù)據(jù)寫(xiě)數(shù)據(jù)的屏蔽信號(hào)，當(dāng)DM為高時(shí)，數(shù)據(jù)允許輸入。DM取樣在DQS的上升沿和下降沿。LDM是DM中地8為即DQ[7：0],UDM是DM中的高8位，即DQ[15：8]。ODT：可進(jìn)行設(shè)置的內(nèi)部終結(jié)電阻。RAS#,CAS#,WE#：命令控制信號(hào)。DQ[15：0]：雙向數(shù)據(jù)總線，用來(lái)傳輸數(shù)據(jù)。DQS，DQS#：數(shù)據(jù)選通。LDQS,LDQS#：數(shù)據(jù)選通通道，對(duì)于低字節(jié)位。UDQS,UDQS#：數(shù)選選通通道，對(duì)于高字節(jié)位。VDD：器件的供電電路，供電電壓1.8V，浮動(dòng)范圍不能超過(guò)0.1V。VDDQ：DQ的電壓輸入端口，用來(lái)提高器件的抗干擾性。其電壓為1.8V，浮動(dòng)范圍不能超過(guò)0.1V。VDDL：DLL的電壓輸入端口，其電壓為1.8V，允許電壓浮動(dòng)不能超過(guò)該電壓的0.1V的差值。VREF：SSTL_18的參考電壓輸入端口。VSS：參考地端。VSSDL：DLL的地端。VSSQ：供電端，為DQ的端，用來(lái)提高抗干擾性。NC：該引腳不進(jìn)行連接。NF：沒(méi)有功能的引。NU：沒(méi)有使用的引腳。RFU：保留的沒(méi)有使用的引腳，A13的行地址。4.1.3TPS76801介紹TPS76801（圖4-3）為T(mén)I公司生產(chǎn)的一款交流——交流變壓模塊，其輸入電壓范圍比較大，小至2.7V，大到10V，其輸出電壓范圍為1.2V到5.5V。還具有熱中斷功能，并且響應(yīng)速度非常快。 圖4-3TPS76801的引腳圖其引腳功能說(shuō)明如下：GND：參考接地端，一般接電源負(fù)極。EN#:：使能端，高電平時(shí)有效IN：要轉(zhuǎn)變電壓的輸入電壓端口，其中可以取從2.7V到10V的電壓。PG：即power-good端口，用來(lái)指示輸出的電壓是否良好，當(dāng)輸出電壓浮動(dòng)超出2%時(shí)，其輸出為高電平，否則為低電平。FB：可調(diào)節(jié)電壓的電壓輸入反饋，用分壓網(wǎng)絡(luò)來(lái)生成所需要的電壓。OUT：所需要的電壓的輸出引腳。4.1.4TPS62000介紹TPS62000同樣也是TI公司生產(chǎn)的一款直流——直流變壓芯片，其輸入電壓范圍較小，從2V到5.5V,但其輸出電壓可以從0.8V到其所輸入電壓直接變換，輸出驅(qū)動(dòng)電流較大。圖4-4TPS62000的引腳圖其引腳功能如下：Vin：電壓所需要的轉(zhuǎn)換的電壓的輸入引腳。FC：旁路去耦端口，外接一個(gè)0.1uF的電容。GND：參考零勢(shì)能點(diǎn)。PG：輸出的電壓是否良好的標(biāo)志，PG和輸出端借一個(gè)上拉電阻，當(dāng)輸出的電壓在正常輸出的92%時(shí)，則是定電平，否則輸出高電平。FB：復(fù)合電壓輸出功能的反饋引腳，在可調(diào)節(jié)的模式下，外接分壓電阻來(lái)獲取所需要的電壓。PGND：電壓的地引腳，所有的電壓地全部鏈接到該引腳。L：該引腳連接到一個(gè)電感上，該引腳是個(gè)開(kāi)關(guān)引腳，在芯片中連接的內(nèi)部MOSFETS的漏極。EN：允許位，當(dāng)高電平時(shí)開(kāi)啟，低電平時(shí)，強(qiáng)制該器件進(jìn)入關(guān)閉模式來(lái)減少供電電流，小于1uA。SYNC：同步輸出一個(gè)額外的信號(hào)輸入端，用來(lái)獲取所需要的電壓的轉(zhuǎn)換頻率和外部的達(dá)到一直。ILIM：轉(zhuǎn)換電流的限制，在ILIM和GND連接使其設(shè)置電流限制在600mA。或在ILIM和Vin之間連接，使其限制電流在1200mA。4.2FPGA電源設(shè)計(jì)由于本次設(shè)計(jì)采用的是Cyclonev代，其所就有的電壓值是1.1V,而且配置電路則需要2.5V，而由于有借助了PHY核,則有需要SSTL1.8的電壓。本次設(shè)計(jì)借助于TI公司的TPS768xx來(lái)經(jīng)行2.5V、1.8V電壓設(shè)計(jì)。同樣，5V也是借用模塊來(lái)直接使用，本次設(shè)計(jì)不做討論。本設(shè)計(jì)采用TI公司的TPS76801芯片產(chǎn)生2.5V電壓，TPS76801的輸出電壓范圍值為1.2V--2.5V，直流——直流變換芯片TPS76801工作在可調(diào)輸出模式，其輸出電壓計(jì)算公式為：Vo=Vref×(１＋R7／R8)其中，Vref為內(nèi)部參考電壓，為1.1834V，實(shí)際可取值R7=33.2k,R8=30.1k。圖4-52.5V產(chǎn)生模塊同理，可以借助TPS76801來(lái)設(shè)計(jì)1.8V電壓模塊，其中VCC=5V。圖4-61.8V電壓產(chǎn)生模塊對(duì)于1.1V模塊，由于TPS76801內(nèi)部的參考電壓大于要生成的電壓，所以采用TPS62000器件，同樣是TI公司生產(chǎn)的一款直流直流變壓模塊，用來(lái)產(chǎn)生1.1V。其輸出電壓公式Vo=Vref×(１＋R13／R14)其中Vref為0.45V，由于Vo=1.1所有可取R13=13K，R14=9K圖4-71.1V電壓產(chǎn)生模塊（VCC=5V）4.3FPGA時(shí)鐘和復(fù)位設(shè)計(jì)一個(gè)可編程芯片，在上電的瞬間進(jìn)行內(nèi)部參數(shù)的初始化時(shí)需要一定的時(shí)間，雖然這個(gè)時(shí)間非常短，但這個(gè)時(shí)芯片卻無(wú)法立即進(jìn)入工作狀態(tài)。通常稱上電初始化這些工作為復(fù)位，能夠完成這個(gè)功能的電路稱之為復(fù)位電路。本FPGA芯片使用的是低電平復(fù)位，手動(dòng)復(fù)位，S1按下之后產(chǎn)生低電平（圖4-8）。圖4-8復(fù)位電路設(shè)計(jì)晶振是給電路提供基準(zhǔn)頻率的電氣元器件，通?？煞譃橛性淳д窈蜔o(wú)源晶振兩大類(lèi)，無(wú)源晶振的芯片內(nèi)部具有振蕩器，晶振信號(hào)電壓根據(jù)外設(shè)的起振電路而定，可以采用不同的電壓，但是無(wú)源晶振的信號(hào)質(zhì)量與精度都比較差，需要精確的外圍匹配電路。有源晶振則不需要芯片的內(nèi)部振蕩器，就可以提供高精度的頻率基準(zhǔn)，信號(hào)的質(zhì)量比無(wú)源晶振好，而本次設(shè)計(jì)對(duì)時(shí)序的穩(wěn)定性要求高，所以本次設(shè)計(jì)所采用晶振是50MHz的有源晶振作為整個(gè)系統(tǒng)的時(shí)鐘輸入。圖4-9為晶振電路原理設(shè)計(jì)圖。圖4-9系統(tǒng)時(shí)鐘源設(shè)計(jì)4.4FPGA的配置設(shè)計(jì)Cyclone系列的芯片支持多種配置模式，主要有主動(dòng)串行配置模式（AS）、主動(dòng)并行配置模式（AP）、被動(dòng)串行配置模式（PS）、被動(dòng)并行配置模式（FPP）及JTAG配置模式。在本次設(shè)計(jì)使用是最簡(jiǎn)單的JTAG配置模式。圖4-10FPGA的JTAG配置5軟件設(shè)計(jì)與仿真5.1FPGA的設(shè)計(jì)開(kāi)發(fā)流程一般的說(shuō)來(lái)，一個(gè)完整的FPGA系統(tǒng)開(kāi)發(fā)流程主要包括電路設(shè)計(jì)、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟。(1)電路設(shè)計(jì)根據(jù)系統(tǒng)的要求進(jìn)行電路的設(shè)計(jì)，最常用的設(shè)計(jì)方法是用硬件描述語(yǔ)言來(lái)進(jìn)行描述電路的功能設(shè)計(jì)，常用的兩種硬件描述語(yǔ)言為VHDL和Verilog，本次設(shè)使用的是VHDL語(yǔ)言。(2)功能仿真當(dāng)電路設(shè)計(jì)完成后，還需要對(duì)電路的設(shè)計(jì)的功能進(jìn)行功能仿真，來(lái)判斷所設(shè)計(jì)的電路是否能夠滿足系統(tǒng)的功能。仿真的結(jié)果則可及時(shí)發(fā)現(xiàn)設(shè)計(jì)中存在的錯(cuò)誤，使得系統(tǒng)的設(shè)計(jì)進(jìn)度加快，并且使設(shè)計(jì)的系統(tǒng)的可靠性能提高。功能仿真又稱為前仿真。(3)綜合優(yōu)化綜合是將描述電路的文件由開(kāi)發(fā)工具譯成由門(mén)電路、觸發(fā)器和隨機(jī)存儲(chǔ)器等由基本的邏輯單元組成的邏輯網(wǎng)表；優(yōu)化是根據(jù)約束條件對(duì)生成的邏輯功能連接進(jìn)行自動(dòng)的優(yōu)化。(4)綜合后仿真當(dāng)綜合完成后需要檢查綜合結(jié)果與原設(shè)計(jì)的系統(tǒng)工程的功能是否能達(dá)到一致，進(jìn)行綜合后仿真。在后仿真時(shí)，將綜合生成的延時(shí)文件加載到綜合仿真模型中，用來(lái)估計(jì)門(mén)延時(shí)給系統(tǒng)所帶來(lái)的影響。(5)實(shí)現(xiàn)與布局布線綜合的結(jié)果是由一些最基本邏輯單元所組成的邏輯網(wǎng)表，與FPGA內(nèi)部的實(shí)際配置仍有不同。此時(shí)就有借助FPGA芯片廠商提供的工具，根據(jù)所采用的器件的型號(hào)，將綜合后的邏輯網(wǎng)表適配到具體的FPGA器件上。(6)時(shí)序仿真與驗(yàn)證將布局布線的所產(chǎn)生的的時(shí)延文件加載到設(shè)計(jì)生成的網(wǎng)表中，所進(jìn)行的仿真就是時(shí)序仿真，又稱為后仿真。在布局布線之后所生成的延文件中含有的所有的延時(shí)信息，所以在布局布線完成之后的仿真是最精確的，能夠比較準(zhǔn)確地反映出FPGA內(nèi)部邏輯單元的的實(shí)際工作情況。(7)板級(jí)仿真與驗(yàn)證如果要求較高的數(shù)據(jù)傳輸?shù)乃俾?，還需要經(jīng)行電路的板級(jí)仿真與驗(yàn)證，來(lái)測(cè)試系統(tǒng)功能是否很好的滿足設(shè)計(jì)的結(jié)果。(8)加載配置將開(kāi)發(fā)工具所生成的網(wǎng)表文件下載到目標(biāo)芯片中，來(lái)實(shí)現(xiàn)板級(jí)的功能的完成，從而將整個(gè)系統(tǒng)設(shè)計(jì)完成。5.2系統(tǒng)設(shè)計(jì)軟件介紹本次設(shè)計(jì)所用仿真工具為ModelSim，設(shè)計(jì)工具為QuartusII.ModelSim的仿真結(jié)果非常精細(xì)，精密度非常高，不但本身具有硬件描述語(yǔ)言設(shè)計(jì)功能，而且能夠與Quartusii具有無(wú)縫隙的連接。Quartusii是Altera公司的開(kāi)發(fā)工具，具有多種形式的原理或硬件描述的輸入形式，能夠完成對(duì)Altera公司設(shè)計(jì)的芯片的布局布線的。并且生成對(duì)應(yīng)配置網(wǎng)表文件.本次設(shè)計(jì)說(shuō)采用的芯片是Altera公司生成的CycloneV代芯片，使用Quartusii軟件進(jìn)行開(kāi)發(fā)，并且使用ModelSIm經(jīng)行仿真。5.3VHDL語(yǔ)言的介紹本論文FPGA程序設(shè)計(jì)采用的就是VHDL語(yǔ)言。VHDL的中文名是超高速集成電路硬件描述語(yǔ)言，其是美國(guó)國(guó)防部在上世紀(jì)70年代末和80年代初進(jìn)行的超高速集成電路（VHSIC）計(jì)劃的產(chǎn)物。VHDL語(yǔ)言具有良好的可讀性。支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，并且能夠支持硬件的實(shí)現(xiàn)及硬件設(shè)計(jì)數(shù)據(jù)的維護(hù)、修改。VHDL是一種強(qiáng)型的語(yǔ)言，并且能夠完成多層次，多結(jié)構(gòu)的硬件邏輯設(shè)計(jì)。用VHDL來(lái)進(jìn)行數(shù)字系統(tǒng)的結(jié)構(gòu)、功能、行為和接口設(shè)計(jì)，由于其具有和和計(jì)算機(jī)高級(jí)語(yǔ)言的類(lèi)似性，使得設(shè)計(jì)開(kāi)發(fā)不需要考考具體的邏輯芯片資源而從高層次進(jìn)行設(shè)計(jì)而變快。VHDL的設(shè)計(jì)將一個(gè)設(shè)計(jì)分成兩個(gè)部分，對(duì)外可見(jiàn)的實(shí)體部分和對(duì)外不可見(jiàn)的邏輯部分。用VHDL來(lái)來(lái)進(jìn)行設(shè)計(jì)開(kāi)發(fā)，其優(yōu)勢(shì)如下：支持有頂層到底層或者由底層到頂層的設(shè)計(jì)方法，支持同步、異步以及隨機(jī)的電路設(shè)計(jì)，被絕大多數(shù)開(kāi)發(fā)軟件支持。VHDL是一種強(qiáng)型語(yǔ)言，結(jié)構(gòu)緊密，利于大型系統(tǒng)的設(shè)計(jì)。不依賴于特定的器件?？梢赃M(jìn)行多層次的進(jìn)行系統(tǒng)的設(shè)計(jì)，可以從具體的邏輯器件到系統(tǒng)的模型來(lái)進(jìn)行開(kāi)發(fā)。VHDL的設(shè)計(jì)模型分為4個(gè)獨(dú)立的模塊，分別為實(shí)體（entity）部分、結(jié)構(gòu)體（architecture）部分、配置（configuration）部分和程序包（package）部分。5.4系統(tǒng)設(shè)計(jì)5.4.1頂層原理描述DDR2存儲(chǔ)器控制器設(shè)計(jì)分成4個(gè)模塊，數(shù)據(jù)的寫(xiě)入，數(shù)據(jù)的讀出，寫(xiě)入寫(xiě)出數(shù)據(jù)的仲裁，調(diào)用的alteraDDR2phy核，進(jìn)行來(lái)進(jìn)行ddr2的數(shù)據(jù)的存儲(chǔ)和讀出。當(dāng)被要求數(shù)據(jù)寫(xiě)入時(shí)，數(shù)據(jù)從數(shù)據(jù)的寫(xiě)輸入模塊經(jīng)過(guò)讀寫(xiě)的仲裁器加載到ddr2phy，經(jīng)過(guò)ddr2phy傳入到ddr2內(nèi)存；當(dāng)被要求讀數(shù)據(jù)時(shí)，地址從數(shù)據(jù)的讀出模塊傳給仲裁器，在仲裁器中，判別是否還要寫(xiě)數(shù)據(jù)，如果沒(méi)有些要求，則通過(guò)仲裁器傳輸給ddr2phy，將數(shù)據(jù)傳輸給ddr2內(nèi)存中，并且將返回的數(shù)據(jù)傳輸給讀數(shù)據(jù)模塊。5.4.2FIFO原理FIFO即FirstinFirstout，先進(jìn)先出結(jié)構(gòu)。但數(shù)據(jù)被要求寫(xiě)入時(shí)，數(shù)據(jù)從寫(xiě)入段在時(shí)鐘的上升沿或者下降沿進(jìn)行寫(xiě)入，當(dāng)被求將數(shù)據(jù)讀出時(shí)，也是在時(shí)鐘邊沿的作用下按照數(shù)據(jù)寫(xiě)入的順序進(jìn)行輸出。圖5-1FIFO簡(jiǎn)單原理示意圖其中，本次設(shè)計(jì)使用的FIFO調(diào)用的altera公司提供的FIFO軟IP。在圖5-2中的圖，第一圖找到所需要的FIFO宏功能模塊，采用的是VHDL語(yǔ)言，器件選擇為CycloneV代。第二圖為FIFO端口和內(nèi)存的設(shè)計(jì)，F(xiàn)IFO中是否被寫(xiě)滿、是否被讀空的標(biāo)志的輸出端口，寫(xiě)入寫(xiě)出多少數(shù)據(jù)的端口。并且也可以設(shè)置FIFO的容量等。其所生成的模塊的仿真波形為圖5-3。圖5-2FIFOIP宏模塊調(diào)用圖5-3FIFO波形仿真5.4.3寫(xiě)入數(shù)據(jù)端口設(shè)計(jì)寫(xiě)數(shù)據(jù)輸入模塊是當(dāng)有寫(xiě)要求時(shí)，將數(shù)據(jù)、地址首地址和數(shù)據(jù)的個(gè)數(shù)傳輸給FIFO進(jìn)行寄存，當(dāng)PHY的的命令要求被準(zhǔn)備好之后，將數(shù)據(jù)和地址經(jīng)仲裁機(jī)構(gòu)傳送給PHY，由PHY傳送到DDR2.圖5-4數(shù)據(jù)流寫(xiě)入圖圖5-5寫(xiě)入模塊其端口信號(hào)定義1）SYS_RST:寫(xiě)復(fù)位信號(hào)，高電平有效，當(dāng)復(fù)位時(shí)，內(nèi)部地址置零。2）WR_CLK：寫(xiě)入數(shù)據(jù)信號(hào)時(shí)鐘。3）WR_REQ:要數(shù)據(jù)要求，高電平有效，當(dāng)寫(xiě)有效時(shí)，數(shù)據(jù)要求被寫(xiě)入模塊內(nèi)部的寄存器。4）WR_CMD：要寫(xiě)入的首地址+要要寫(xiě)入的個(gè)數(shù)，高24位即39-16位為寫(xiě)入首地址，低16位即15-0位為要寫(xiě)入的個(gè)數(shù)。5）WDA_VALID：寫(xiě)使能信號(hào)。6）WDA_IN：16位數(shù)字寫(xiě)入信號(hào)段。7）PLL_REF_CLK:全局變量時(shí)鐘，為當(dāng)數(shù)據(jù)從從寫(xiě)入模塊寄存器輸出時(shí)的時(shí)鐘信號(hào)。8）AVL_READY：來(lái)自DDR2phy的信號(hào)。高電平時(shí)說(shuō)明其DDR2的些準(zhǔn)備完成。9）BUSY：輸出信號(hào)，高電平時(shí)說(shuō)明寫(xiě)模塊內(nèi)部存儲(chǔ)器已滿。10）AVL_BURSTBEGIN:輸出信號(hào)，輸出給PHYBURSTBEGIN.11）AVL_ADDR:寫(xiě)地址輸出信號(hào)。12）AVL_WRDATA：4字的數(shù)據(jù)位，每一次傳輸64bits數(shù)據(jù)。13）AVL_BE:屏蔽位輸出信號(hào)。14）AVL_SIZE:要寫(xiě)的字長(zhǎng)，輸出信號(hào)。15）AVL_WR_REQ:DDR2數(shù)字寫(xiě)要求。由于本次調(diào)用的ddr2phy核其突發(fā)字長(zhǎng)為4位，當(dāng)要寫(xiě)的數(shù)據(jù)個(gè)數(shù)大于寫(xiě)入模塊中FIFO中的數(shù)據(jù)時(shí)，每一次寫(xiě)出64位。其屏蔽信號(hào)無(wú)屏蔽，即AVL_BE所有位都置1。當(dāng)FIFO存儲(chǔ)器沒(méi)有寫(xiě)滿時(shí)，并且內(nèi)部數(shù)據(jù)任然大于4字的情況下，依舊每一次寫(xiě)出64位，也無(wú)屏蔽；當(dāng)FIFO存儲(chǔ)器內(nèi)部數(shù)據(jù)小于4字的情況時(shí)，若有3字，AVL_BE將屏蔽一位，即AVL_BE的高兩位為0，同理，若為2字時(shí)，AVL_BE將屏蔽兩位，即AVL_BE的高4全部為零，若為1字時(shí)，AVL_BE高6位全部都為零。5.4.4讀出數(shù)據(jù)端口設(shè)計(jì)當(dāng)進(jìn)行讀要求時(shí)，所需要的地址傳送給地址寄存器，然后等待仲裁器的判決，如果，PHY響應(yīng)，并仲裁器準(zhǔn)備好讀命令之后，進(jìn)行讀操作，并且把讀出的數(shù)據(jù)寫(xiě)回。圖5-5讀數(shù)據(jù)端口數(shù)據(jù)流示意圖讀數(shù)據(jù)端口設(shè)計(jì)模塊圖5-6數(shù)據(jù)讀出模塊其有效端口信號(hào)定義1）SYS_RST:讀模塊復(fù)位信號(hào)。2）RD_CLK:讀所需要的時(shí)鐘信號(hào)，用來(lái)進(jìn)行CMD信號(hào)的讀入。3）RD_REQ:讀要求信號(hào)，高電平有效，當(dāng)期有效時(shí)，數(shù)據(jù)被讀入讀數(shù)據(jù)模塊的寄存器。4）RD_CMD:讀要求的首地址和要求讀的個(gè)數(shù)，高24位為首地址，低16位為要求的個(gè)數(shù)。5）PLL_REF_CLK:全局時(shí)鐘信號(hào)，來(lái)存儲(chǔ)來(lái)自于DDR的數(shù)據(jù)時(shí)鐘信號(hào)。6）AVL_READY:DDR2初始化完成信號(hào)。7）AVL_RDA_VALID:從存儲(chǔ)器中讀出數(shù)據(jù)的使能信號(hào)。8）AVL_RDDATA:從讀模塊寄存器中讀出的數(shù)據(jù)。9）RD_DA_CLK:讀出數(shù)據(jù)的信號(hào)時(shí)鐘，為輸出信號(hào)。10）RDA_VALID:讀出數(shù)據(jù)的允許位，為輸出信號(hào)。11）RDA_OUT:讀出的數(shù)據(jù)輸出，16位的輸出方式。12）BUSY:高電平有效，為輸出信號(hào)，有效時(shí)說(shuō)明內(nèi)部存儲(chǔ)器已滿。13）AVL_ADDR:輸出的地址位。14）AVL_SIZE:進(jìn)行DDR讀時(shí)所用的位數(shù)。15)AVL_RD_REQ:輸出信號(hào)，讀數(shù)據(jù)要求，高電平有效。當(dāng)要求讀數(shù)據(jù)時(shí)，并且其內(nèi)部存儲(chǔ)器不滿的情況下，當(dāng)要讀的數(shù)據(jù)的地址和要寫(xiě)模塊地址完成的方式一樣。如果內(nèi)部存儲(chǔ)器還有數(shù)據(jù)時(shí)，經(jīng)行數(shù)據(jù)的讀出。5.4.5仲裁器設(shè)計(jì)進(jìn)行數(shù)據(jù)是輸入還是輸出的仲裁，寫(xiě)的優(yōu)先級(jí)要高于讀的優(yōu)先級(jí)。圖5-7讀數(shù)據(jù)流示意圖仲裁器模塊的設(shè)計(jì)圖5-8仲裁器模塊在圖5-8中，其左端的信號(hào)WR...來(lái)自寫(xiě)模塊信號(hào)；RD...來(lái)自讀模塊信號(hào)。AVL...連接到DDR2PHY核。在該模塊中，來(lái)自寫(xiě)信好的優(yōu)先級(jí)高于來(lái)自讀模塊的信號(hào)。5.4.6頂層文件設(shè)計(jì)對(duì)于Quartusii來(lái)說(shuō)，軟件內(nèi)部鑲嵌了常用的一些IP核，本次所調(diào)用的為DDR2SDRAMControllerwithUniPHY.其調(diào)用方式如圖5-9。所選器件為CycloneV代，所采用的語(yǔ)言為VHDL。DDR2PHY核調(diào)用方法及設(shè)計(jì)圖5-9DDR2-宏調(diào)用在本次設(shè)計(jì)所調(diào)用的UniPHYIP核參數(shù)中，所選軟件速度為8，即設(shè)置SpeedGrade為8；突發(fā)長(zhǎng)度為4，即設(shè)置burstlengh為4。所需要連接的DDR2為MICRONMT47H64M16HR-25，Presets選擇為MT47H64M16HR-25，其余參數(shù)選擇默認(rèn)即可。圖5-10DDR2UniPHY核設(shè)置1圖5-11DDR2UniPHY核設(shè)置2其最終所生成的IP核模塊如圖5-12，該模塊右側(cè)所需連接為DDR2SDRAM存儲(chǔ)器器件，左側(cè)為本次所設(shè)計(jì)的輸入輸出及仲裁模塊。圖5-12DDRUniPHY核將所有的模塊設(shè)計(jì)完成之后，然后進(jìn)行頂層設(shè)計(jì)，將各個(gè)模塊用信號(hào)線進(jìn)行連接，最終所生成的頂層模塊如圖5-13所示。圖5-13頂層模塊原理圖結(jié)論在本次設(shè)計(jì)中，在查閱了大量的資料與文獻(xiàn)的基礎(chǔ)上，而進(jìn)行系統(tǒng)級(jí)別的設(shè)計(jì)。在設(shè)計(jì)的過(guò)程中，了解DDR2存儲(chǔ)器原理，F(xiàn)PGA開(kāi)發(fā)設(shè)計(jì)的具體的方法，VHDL的編程的思想。硬件方向上完