數(shù)字電子技術(shù)基礎(chǔ)(第五版)閻石

第八章可編程邏輯器件8.1概述 8.2現(xiàn)場可編程邏輯陣列〔FPLA〕8.3可編程陣列邏輯〔PAL〕 8.4通用陣列邏輯〔GAL〕8.5可擦除的可編程邏輯器件〔EPLD〕8.6現(xiàn)場可編程門陣列〔FPGA〕8.7PLD的編程〔無圖〕8.8在系統(tǒng)可編程邏輯器件〔ISP－PLD〕前往2006年1新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.1概述圖8.1.1PLD電路中門電路的慣用畫法〔a〕與門〔b〕輸出恒等于0的與門〔c〕或門〔d〕互補(bǔ)輸出的緩沖器〔e〕三態(tài)輸出的緩沖器前往2006年2新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.1.1PLD電路中門電路的慣用畫法

〔a〕與門〔b〕輸出恒等于0的與門〔c〕或門

〔d〕互補(bǔ)輸出的緩沖器〔e〕三態(tài)輸出的緩沖器前往2006年3新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>*8.2現(xiàn)場可編程邏輯陣列〔FPLA〕圖8.2.1FPLA的根本電路構(gòu)造圖8.2.2FPLA的異或輸出構(gòu)造圖8.2.3時(shí)序邏輯型FPLA的電路構(gòu)造前往2006年4新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>前往2006年5新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.2.1FPLA的根本電路構(gòu)造2006年6新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.2.2FPLA的異或輸出構(gòu)造前往2006年7新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.2.3時(shí)序邏輯型FPLA的電路構(gòu)造前往2006年8新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>PAL的與陣列是可編程的而或陣列不可編程，類似于一個(gè)曾經(jīng)寫入信息的ROM，但它的與陣列是可編程的。不可編程8.3可編程陣列邏輯PAL2006年9新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.3.1PAL的根本電路構(gòu)造PAL器件當(dāng)中最簡單一種電路構(gòu)造方式,它僅包含一個(gè)可編程的與邏輯陣列和一個(gè)固定的或邏輯陣列,沒有附加其他的輸出電路.2006年10新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>由圖可見,在沒有編程之前,與邏輯陣列的一切交叉點(diǎn)上均有熔絲接通.編程將有的熔絲保管,將無用的熔絲熔斷,既得到一切的電路.它所產(chǎn)生的邏輯函數(shù)為2006年11新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.3.2PAL的幾種輸出電路構(gòu)造

和反響方式根據(jù)PAL器件輸出電路構(gòu)造和反響方式不同,可將它們大致分成:1)公用輸出構(gòu)造.2)可編程輸入/輸出構(gòu)造.3)存放器輸出構(gòu)造.4)異或輸出構(gòu)造,5)運(yùn)算選通反響構(gòu)造等幾種類型2006年12新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>一,公用輸出構(gòu)造.由圖8.3.1給出的PAL電路就屬于這種公用輸出構(gòu)造,它的輸出端是一個(gè)與或門.在有些PAL器件中,輸出端還采用了與或非門構(gòu)造或者互補(bǔ)輸出構(gòu)造.圖8.3.3給出了互補(bǔ)輸出的電路構(gòu)造.2006年13新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.3.3具有互補(bǔ)輸出的公用輸出構(gòu)造2006年14新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>二,可編程輸入/輸出構(gòu)造它的輸出端是一個(gè)有可編程控制端的三態(tài)緩沖器,控制端由與邏輯陣列的一個(gè)乘積項(xiàng)給出.同時(shí),輸出端又經(jīng)過一個(gè)互補(bǔ)輸出的緩沖器反響到與邏輯陣列上.圖8.3.4PAL的可編程輸入/輸出構(gòu)造2006年15新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>有些可編程I/O構(gòu)造的PAL器件中,在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編程的異或門,如圖8.3.5所示.圖8.3.5帶有異或門的可編程輸入/輸出構(gòu)造2006年16新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>三,存放器輸出構(gòu)造它在輸出三態(tài)緩沖器和與-或邏輯陣列的輸出之間串進(jìn)了由D觸發(fā)器組成的存放器.同時(shí),觸發(fā)器的形狀又經(jīng)過互補(bǔ)輸出的緩沖器反響到與邏輯陣列的輸入端.圖8.3.6PAL的存放器輸出構(gòu)造2006年17新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>四,異或輸出構(gòu)造異或的電路構(gòu)造與存放器輸出構(gòu)造類似只在與-或邏輯陣列的輸出端又增設(shè)了異或門圖8.3.7PAL的異或輸出構(gòu)造2006年18新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>五,運(yùn)算選通反響構(gòu)造在異或輸出構(gòu)造的根底上我們又添加了一組反響電路.圖8.3.8PAL的運(yùn)算選通反響構(gòu)造2006年19新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.3.3PAL的運(yùn)用舉例2006年20新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>2006年21新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.3.9產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況2006年22新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>【例8.3.2】用PAL設(shè)計(jì)一個(gè)4為循環(huán)碼計(jì)數(shù)器,并要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對輸出進(jìn)展三態(tài)控制的功能.2006年23新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>2006年24新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>GAL是在PAL器件的根底上開展起來的。它的根本構(gòu)造與PAL一樣，即“與陣列可編程或陣列可固定〞。但GAL采用了電可擦除，電可改寫的CMOS半導(dǎo)體制造工藝，使得GAL器件不僅可以反復(fù)擦除、改寫，為修正設(shè)計(jì)帶來了靈敏性，而且降低了功耗，集成度也大大提高。另外，GAL的邏輯構(gòu)造采用了輸出邏輯宏單元OLMC，可以根據(jù)運(yùn)用的不同配置成不同的輸出構(gòu)造。一片GAL即可以配置為組合邏輯電路，也可以使時(shí)序邏輯電路或者是兩者的組合，很靈敏。8.4通用陣列邏輯GAL2006年25新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>要運(yùn)用GAL器件，就要先進(jìn)展設(shè)計(jì)。GAL器件的開發(fā)工具包括硬件開發(fā)工具和軟件開發(fā)工具。硬件開發(fā)工具有編程器，軟件開發(fā)工具有ABEL-HDL程序設(shè)計(jì)言語和相應(yīng)的編譯程序。編程器的主要用途是將開發(fā)軟件生成的熔絲圖文件按JEDEC格式的規(guī)范代碼寫入選定的GAL器件。

典型的GAL設(shè)計(jì)流程圖如下圖。8.4通用陣列邏輯GAL2006年26新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.1GAL16V8的電路構(gòu)造圖2006年27新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.2由3個(gè)編程單元構(gòu)成的與門前往2006年28新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.3GAL16V8編程單元的地址分配前往2006年29新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.4OLMC的構(gòu)造框圖前往8.4.2輸出邏輯宏單元(OLMC)2006年30新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.5GAL16V8構(gòu)造控制字的組成前往2006年31新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.6OLMC5種任務(wù)方式下的簡化電路〔圖中NC表示不銜接〕

〔a〕公用輸入方式〔b〕公用組合輸出方式〔c〕反響組合輸出方式

〔d〕時(shí)序電路中的組合輸出方式〔e〕存放器輸出方式前往2006年32新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.4.3GAL的輸入特性和輸出特性圖8.4.7GAL的輸入緩沖器電路2006年33新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>GAL的輸出緩沖器電路構(gòu)造中.它除了具有普通三態(tài)輸出緩沖器的特點(diǎn)以外,還有兩個(gè)突出特點(diǎn)前往第一個(gè)是輸出級該用了單一類型的N溝道加強(qiáng)型MOS 管,而不是采用P溝道與N溝道管互補(bǔ)的CMOS機(jī)構(gòu).第二個(gè)特點(diǎn)是它的輸出具有“軟開關(guān)特性〞.2006年34新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.8GAL的輸出緩沖器電路前往2006年35新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.4.9GAL的靜態(tài)輸出特性

〔a〕輸出為高電平?！瞓〕輸出為低電平常前往2006年36新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.5.1EPLD的根本構(gòu)造和特點(diǎn)EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件.與PAL和GAL相比,EPLD有以下幾個(gè)特點(diǎn)：1)采用了CMOS工藝,所以EPLD具有CMOS器件低功耗、高噪聲容限的優(yōu)點(diǎn).2)采用了UVEPROM工藝,以疊柵注入MOS管作為編程單元,所以不僅可靠性高、可以改寫,而且集成度高、造價(jià)也廉價(jià).3)特點(diǎn)是輸出部分采用了類似于GAL器件的可編程的輸出邏輯宏單元．此外，為了提高與－或邏輯陣列中乘積項(xiàng)的利用率，有些EPLD的或邏輯陣列部分也引入了可編輯邏輯構(gòu)造．8.5可擦除的可編程邏輯器件(EPLD)2006年37新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>８.５.２EPLD的與-或邏輯陣列圖8.5.1AT22V10的電路構(gòu)造框圖2006年38新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.5.3與－或邏輯陣列的乘積項(xiàng)共享構(gòu)造前往2006年39新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>前往8.5.3EPLD的輸出邏輯宏單元(OLMC)EPLD的輸出電路構(gòu)造和GAL類似,也采用了可編程的輸出邏輯宏單元OLMC.經(jīng)過編程的方法能將OLMC設(shè)置成各種不同的任務(wù)形狀.而且,由于添加了對OLMC中觸發(fā)器的預(yù)置和置零功能,因此具有更大的運(yùn)用靈敏性.

2006年40新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.5.4AT22V10的OLMC電路構(gòu)造圖前往8.5.3EPLD的輸出邏輯宏單元(OLMC)2006年41新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.5.5ATV750的OLMC電路構(gòu)造圖前往2006年42新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.1是FPGA根本構(gòu)造方式的表示圖。它由三種可編的單元是輸入/輸出模塊IOB〔I/OB1ock〕，可編程邏輯模塊CLB〔ConfigurableLogicBlock〕和互連資源IR〔InterconnectResource〕。它們的任務(wù)形狀全都由編程數(shù)據(jù)存儲器中的數(shù)據(jù)設(shè)定。8.6現(xiàn)場可編程門陣列〔FPGA〕2006年43新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.1FPGA的根本構(gòu)造框圖2006年44新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>一，IOBXC2064是Xilinx公司FPGA器件中構(gòu)造比較簡單的一種，它一共有56個(gè)可編程的I/O端。由圖8.6.3的電路構(gòu)造圖可見，每個(gè)IOB由輸出三態(tài)緩沖器觸發(fā)器，輸入緩沖器和倆個(gè)數(shù)據(jù)選擇器MUX1，MUX2組成。在圖中所用的數(shù)據(jù)選擇器符號上只標(biāo)出了數(shù)據(jù)輸入端和數(shù)據(jù)輸出端省略了地址輸入端。實(shí)踐上每個(gè)2選1數(shù)據(jù)儀器都該當(dāng)有一位輸入地址代碼，每個(gè)4選1數(shù)據(jù)選擇器該當(dāng)有兩位輸入地址代碼。這些代碼都存放在FPJA內(nèi)部的編程數(shù)據(jù)存儲器中。8.6.2FPGA的IOB和CLB2006年45新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.3XC2064的IOB電路2006年46新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.4XC2064的CLB電路二，CLB在XC2064中有64個(gè)CLB，陳列成88矩陣。每個(gè)CLB的電路中包含組合路基電路，存儲電路和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路，如下圖。2006年47新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.5XC2064中CLB的3種組態(tài)

〔a〕四變量恣意函數(shù)〔b〕兩個(gè)三變量恣意函數(shù)〔c〕五變量邏輯函數(shù)

2006年48新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.6二變量通用邏輯模塊的原理圖

2006年49新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.7XC2064中CLB的存儲電路2006年50新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.6.3FPGA的互連資源為了能將FPGA中數(shù)目很大的CLB和IOB銜接成各種復(fù)雜的系統(tǒng)，在布線區(qū)布置了豐富的連線資源。這些互連資源可以分為三類，既金屬線，開關(guān)矩陣SM和可編程接點(diǎn)PIP。在圖8.6.8中出了這些互連資源的規(guī)劃情況。圖8.6.8FPGA內(nèi)部的互連資源2006年51新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.9開關(guān)矩陣和可編程銜接點(diǎn)圖8.6.9中給出了開關(guān)矩陣和可編銜接點(diǎn)的布置圖。開關(guān)矩陣的作用好像一個(gè)可以實(shí)現(xiàn)多根導(dǎo)線轉(zhuǎn)接的接線盒，經(jīng)過對開關(guān)矩陣編程，可以未來自任何方向上的一根導(dǎo)線上。圖8.6.9中列出了開關(guān)矩陣在不同編程情況下的銜接形狀。2006年52新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.10利用程度和垂直通用連線和開關(guān)矩陣實(shí)現(xiàn)銜接圖8.6.10中以粗線示出了經(jīng)過編程后的一種線情況，CLB〔1〕輸出X經(jīng)過開關(guān)矩陣分別送到了CLB9〔2〕的D端，CLB〔3〕的A端和CLB〔4〕的C端。2006年53新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.11用直接連線實(shí)現(xiàn)銜接為了減少傳輸延遲時(shí)間和簡化編程，在相鄰的CLB中還設(shè)置了直接連線，如下圖。2006年54新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.6.4編程數(shù)據(jù)的裝載裝編程數(shù)據(jù)寫入FPGA內(nèi)部編程數(shù)據(jù)存儲器稱為裝載。整個(gè)裝載過程是FPGA內(nèi)的控制電路操作下自動(dòng)進(jìn)展的。下面仍以XC2000系列FPGA為例，闡明裝載的過程。裝載過程接通電源后自動(dòng)開場，也可以由外加控制信號啟動(dòng)。編程數(shù)據(jù)通常存放在一個(gè)EPROM中，也可以存放在計(jì)算機(jī)的存儲器中。裝載的操作有不同方式，由方式選擇信號指定，有主，從方式之分和數(shù)據(jù)并行輸入，串行輸入方式之分。2006年55新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.12XC2064的主并裝載方式

〔a〕電路接法〔b〕寫入數(shù)據(jù)的時(shí)序圖圖〔a〕是“主并方式〞裝載的電路圖，編程數(shù)據(jù)實(shí)現(xiàn)已存入EPROM中。2006年56新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.13石英晶體振蕩器電路2006年57新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.6.14裝載過程的流程圖2006年58新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.7PLD的編程隨著PLD集成度的不斷提高，PLD的編程也日益復(fù)雜，設(shè)計(jì)的任務(wù)量也越來越大。在這種情況下，PLD的編程任務(wù)必需在開發(fā)系統(tǒng)的支持下才干完成。為此，一些PLD的消費(fèi)商和軟件公司相繼研制成了各種功能完善，高效率的PLD開發(fā)系統(tǒng)。其中一些系統(tǒng)還具有較強(qiáng)的通用性，可以支持不同廠家消費(fèi)的，各種型號的PAL，GAL，EPLD，F(xiàn)PGA產(chǎn)品開發(fā)。PLD開發(fā)系統(tǒng)包括軟件和硬件倆部分。開發(fā)系統(tǒng)軟件是指PLD公用的編程言語和相應(yīng)的匯編程序或編譯程序。開發(fā)系統(tǒng)軟件大體上可以分為匯編型，編譯型和原理圖搜集型三種。

2006年59新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>8.8在系統(tǒng)可編程邏輯器件〔ISP－PLD〕圖8.8.1ispGAL16z8的電路構(gòu)造框圖圖8.8.2ispGAL16z8編程操作流程圖圖8.8.3ispLSI1032的電路構(gòu)造框圖圖8.8.4ispLSI1032的邏輯功能劃分框圖圖8.8.5通用邏輯模塊〔GLB〕的電路構(gòu)造圖8.8.6GLB的其它幾種組態(tài)方式〔a〕高速旁路方式〔b〕異或邏輯方式〔c〕單乘積項(xiàng)方式圖8.8.7輸入/輸出單元〔IOC〕的電路構(gòu)造圖8.8.8IOC的各種組態(tài)圖8.8.9ispLSI器件的編程接口圖8.8.10ispGDS22的構(gòu)造框圖圖8.8.11ispGDS22的輸入/輸出單元〔IOC〕2006年60新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.8.1ispGAL16z8的電路構(gòu)造框圖前往2006年61新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>圖8.8.2ispGAL16z8編程操作流程圖前往2006年62新疆大學(xué)信息科學(xué)與工程學(xué)院<數(shù)字電路課題組>