《計算機組成原理》 課件 第4章 組合邏輯電路

第4章組合邏輯電路4.1常用邏輯門的圖形符號4.2布爾函數(shù)的實現(xiàn)4.3組合電路的分析4.4組合電路的設計4.5常用組合電路4.6二進制譯碼器4.7多路選擇器4.8多路分配器4.9組合電路中的險態(tài)數(shù)字系統(tǒng)的邏輯電路分為兩大類組合邏輯電路時序邏輯電路組合邏輯電路：沒有從輸出到輸入的反饋，且由功能完全的門系列構成的電路，即不含記憶元件（能存儲信息，如觸發(fā)器）的邏輯電路是組合邏輯電路。包含記憶元件的邏輯電路是時序邏輯電路組合邏輯的結構模型設：X是所有輸入變量(x1，x2，…，xn)的集合Y是所有輸出變量(y1，y2，…，yn)的集合Y=F(X)

組合邏輯電路也稱為組合網絡。在數(shù)字邏輯電路中，把能實現(xiàn)基本邏輯運算的單元電路稱為邏輯門電路。常用邏輯門的圖形符號4.1常用邏輯門的圖形符號邏輯門國際符號國際常用符號我國部頒符號輸出表達式與門或門非門與非門或非門異或門與或非門用與非門實現(xiàn)布爾函數(shù)：首先將函數(shù)化成最簡“與或”形式；然后再對表達式二次取反，得到函數(shù)的“與非一與非”表達式；最后用與非門實現(xiàn)。4.2布爾函數(shù)的實現(xiàn)4.2.1用與非門實現(xiàn)布爾函數(shù)布爾函數(shù)的實現(xiàn)例

用與非門實現(xiàn)函數(shù)

（1）將函數(shù)化成最簡“與或”形式

F（A，B，C，D）＝AB＋AC＋AD

（2）再將上述表達式二次取反，則有（3）用與非門來實現(xiàn)該表達式，其邏輯電路圖：用或非門實現(xiàn)布爾函數(shù)：首先將函數(shù)化成最簡“或與”形式；然后再對表達式二次取反，得到函數(shù)的“或非一或非”表達式；最后用或非門實現(xiàn)。布爾函數(shù)的實現(xiàn)4.2.2用或非門實現(xiàn)布爾函數(shù)布爾函數(shù)的實現(xiàn)例

用或非門實現(xiàn)函數(shù)（1）將函數(shù)化簡成“或與”形式

求得補函數(shù)

的最簡“與或”式：

（2)對該式兩邊取一次反，求得函數(shù)F的“或與”表達式：F（A，B，C，D）＝A（B＋C＋D）（3）再對上述表達式二次取反，得函數(shù)的“或非-或非”表

達式：

F（A，B，C，D）＝

＝

（4）用或非門來實現(xiàn)該表達式，其邏輯電路如圖。布爾函數(shù)的實現(xiàn)用或非門實現(xiàn)布爾函數(shù)：首先將原函數(shù)化F成最簡“與或”形式及的最簡與或式；然后再對F表達式二次取反，對

表達式一次取反，得到函數(shù)F的兩個與或非表達式；最后用與或非門實現(xiàn)，比較兩者，取較簡單的一個。布爾函數(shù)的實現(xiàn)4.2.3用與或非門實現(xiàn)布爾函數(shù)布爾函數(shù)的實現(xiàn)例

用與或非門實現(xiàn)函數(shù)（1）求F和

的最簡“與或”式

F（A，B，C，D）＝AB＋AC＋AD（2）再求得

的最簡“與或”式（3）對F的最簡式二次取反，則得F（A，B，C，D）＝

（4）再對補函數(shù)

的最簡式一次取反，則得

F（A，B，C，D）＝

（5）用與或非門來實現(xiàn)上述兩個表達式布爾函數(shù)的實現(xiàn)組合網絡的分析方法，一般可概括為以下幾個步驟：根據(jù)給定的邏輯電路圖，寫出布爾函數(shù)表達式；將得到的布爾函數(shù)表達式化簡；

由簡化的布爾函數(shù)表達式列出真值表；判斷該電路所能完成的邏輯功能，作出簡要的文

字描述，或進行改進設計。4.3組合電路的分析組合電路的分析例

分析圖所示邏輯電路的邏輯功能。

（1）由圖寫出布爾函數(shù)表達式。

為了分析方便，可先寫出各個門的輸出表達式，再寫出總的布爾表達式，則有：

L＝

，M＝，N＝

F＝

＝組合電路的分析（2）化簡表達式用卡諾圖化簡法，可得:（3）列真值表（4）由真值表可知，只要輸入A，B，C的取值不一樣，輸出F就為1；否則，當A，B，C取值一樣時，F(xiàn)為0．所以這是一個三變量的非一致電路。電路無反變量輸入，這是它的特點。組合電路的分析ABCF00000011010101111001101111011110組合電路的分析例

分析圖所示的邏輯電路。（1）由圖寫出布爾函數(shù)表達式SH＝

＝

B＋A＝AB

CH＝

＝AB（2）化簡函數(shù)函數(shù)形式已是最簡。（3）列真值表組合電路的分析（4）電路邏輯功能的描述。

由真值表可知：

該電路是求A、B的和以及進位，分別是ＳH、、ＣH。半加器：把能對兩個一位二進制數(shù)進行相加而求得“和”及“進位”的邏輯電路稱之為半加器。

邏輯框圖如圖：其中，A，B分別為兩個一位二進制數(shù)的輸入；SH，CH分別為相加形成的“和”及“進位”。

半加器還可以用異或門、與門實現(xiàn)。ＡＢＳHＣH0000011010101101組合網絡的設計方法，一般可概括為以下幾個步驟：根據(jù)設計的邏輯要求列出真值表；最關鍵的是第一步根據(jù)真值表寫出布爾函數(shù)表達式；化簡函數(shù)表達式；

根據(jù)給定的邏輯門，畫出邏輯圖。4.4組合電路的設計組合電路的設計例設兩個一位二進制數(shù)為x1和y1，試設計比較器，如x1＞y1，輸出1，否則輸出0。（1）根據(jù)邏輯要求列真值表

顯然，這里變量為x1和y1，而x1＞y1比較結果為輸出，根據(jù)題意，列出真值表。（2）由真值表寫出函數(shù)表達式：

F=∑m（2）=x1

（該式已為最簡）x1y1F(x1,y1)000010101110組合電路的設計（3）畫出邏輯電路圖。

用與門來實現(xiàn)，且輸入信號中原變量和反變量都存在。組合電路的設計例

設x和y是兩個兩位的二進制數(shù)，其中x＝x1x2，y＝y(tǒng)1y2。

試設計比較器，如x＞y，輸出1，否則輸出0。（1）根據(jù)邏輯要求列真值表這是一個部分真值表，表中只列出使F為1的那些輸入組合。d表示變量可取0，也可取1。x1y1x2y2F(x1,y1)10dd10010111101組合電路的設計（2）由真值表寫出函數(shù)表達式：

F=∑m（2，8，9，10，11，14）（3）化簡：由卡諾圖化簡得

（4）畫出邏輯電路圖。如用與非門來實現(xiàn)，且輸入信號中原變量和反變量都存在。

F=組合電路的設計例

設計一個操作碼形成器，如圖所示。當按下＋、－、×各個操作鍵時，要求分別產生加法、減法和乘法的操作碼01、10和11。（1）根據(jù)邏輯要求列真值表根據(jù)題意，所要設計的線路有三個輸入，即＋、－、×三個按鍵，分別用變量A、B、C來表示；輸出函數(shù)為F1和F2。組合電路的設計當按下某一按鍵時，相應輸入變量的取值為

1：否則，取值為0。在正常操作下，每次只允許按下一個按鍵，而不允許同時按下兩個或兩個以上按鍵。因此，A、B、C三個變量中同時有兩個或兩個以上取值為1的情況，就作為隨意項處理。ABCF１

F２000000011101010011dd10001101dd110dd111dd組合電路的設計（2）由真值表寫出函數(shù)表達式：

F1=∑m（1，2）+∑d（3，5，6，7）

F2=∑m（1，4）+∑d（3，5，6，7）（3）化簡：由卡諾圖化簡得F1=B+C，F(xiàn)2=A+C（4）畫出邏輯電路圖（用或門來實現(xiàn)）實現(xiàn)二進制加法運算的邏輯電路，通常稱為加法器。全加器（

FullAdder）能對兩個一位二進制數(shù)相加并考慮低位來的進位，即相當于三個一位二進制數(shù)的相加，得到“和”及“進位”的邏輯電路，稱之為全加器。邏輯框圖Ai和Bi分別為兩個一位二進制數(shù)的輸入；Ci-1為低位來的進位輸入；Si和Ci分別為相加后形成的“和”及向高位的“進位”輸出。4.5常用組合電路4.5.1加法器常用組合電路設計步驟列真值表寫出函數(shù)的表達式

Si＝∑m（1，2，4，7）

Ci＝∑m（3，5，6，7）化簡AiBiCi-1SiCi0000000110010100110110010101011100111111常用組合電路畫邏輯圖

根據(jù)給定的不同類型門電路，將布爾函數(shù)Si和Ci變換成不同形式。

方案一

用或非門實現(xiàn)全加器。比較上面兩式可發(fā)現(xiàn)，它們互為對偶式。

即（Si）d＝Si，（Ci）d＝Ci，這種函數(shù)稱為自對偶函數(shù)。常用組合電路方案二

用與或非門實現(xiàn)全加器。

Si＝Ci＝常用組合電路如果有兩個n位二進制數(shù)相加，就需n位全加器，這樣構成的邏輯電路稱為多位并行加法器。按照進位方式的不同，并行加法器分為行波進位加法器和先行進位加法器兩種。行波進位加法器把n位全加器串聯(lián)起來，低位全加器的進位輸出連到相鄰的高位全加器的進位輸入。常用組合電路形成進位的速度很慢若每級全加器形成進位的延時為2tpd，則在最壞情況下，從FA1的輸入到產生高位進位Cn需要時間為2tpd×n．當n增大時，完成一次加法所需時間也隨之增加。先行進位加法器根據(jù)進位表達式

Ci＝AiBi＋（AiBi）Ci-1令

Gi＝AiBi

Pi＝（AiBi）Ci-1（Gi為第i位的進位生成項；稱Pi為進位傳遞條件）則

Ci＝Gi＋PiCi-1

Si＝AiBiCi-1＝PiCi-1

常用組合電路S1＝P1C0

C1＝G1＋P1C0S2＝P2C1C2＝G2＋P2C1＝G2＋P2G1＋P2P1C0S3＝P3C2C3＝G3＋P3C2＝G3＋P3G2＋P3P2G1＋P3P2P1C0S4＝P4C3C4＝G4＋P4C3＝G4＋P4G3＋P4P3G2＋P4P3P2G1＋P4P3P2P1C0……Sn＝PnCn-1Cn＝Gn＋PnCn-1＝Gn＋PnGn-1＋PnPn-1Gn-2＋…＋PnPn-1…P2G1

＋PnPn-1…P2P1C0常用組合電路常用組合電路BCD碼編碼器BCD碼編碼器的輸入為10線十進制數(shù)字，十根輸入線D0，D1，…，D9

分別表示數(shù)字0，1，…，9；輸出為4線BCD碼B8，B4，B2，B1。4.5.2十進制數(shù)字的七段顯示常用組合電路BCD碼編碼器的設計步驟列真值表D9D8D7D6D5D4D3D2D1D0B8B4B2B1000000000000000100000000100001200000001000010300000010000011400000100000100500001000000101600010000000110700100000000111801000000001000910000000001001常用組合電路列函數(shù)表達式B1＝D1＋D3＋D5＋D7＋D9

B2＝D2＋D3＋D6＋D7B3＝D4＋D5＋D6＋D7

B1＝D8＋D9表達式已為最簡。如果用或非門和與非門混合使用，且考慮公用部分，表達式可變換為常用組合電路畫出邏輯圖常用組合電路BCD-七段譯碼器的設計BCD七段譯碼器的輸入為BCD碼B8，B4，B2和B1，輸出為七段顯示器的輸入代碼a～g。BCD-七段譯碼器的設計步驟列真值表輸入變量為四個：B8，B4，B2和B1輸出函數(shù)有七個：a～g常用組合電路B8B4B2B1abcdefg000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010ddddddd111011ddddddd121100ddddddd131101ddddddd141110ddddddd151111ddddddd列函數(shù)表達式并化簡畫出邏輯圖（用與非門實現(xiàn)）二進制比較器是用來完成兩個二進制數(shù)的大小比較的邏輯電路，簡稱比較器。又稱數(shù)值比較器或數(shù)字比較器。4.4節(jié)已經舉例說明一位和兩位比較器的電路設計。4.5.3二進制比較器譯碼器：從廣義來說就是把一種代碼轉換為另一種代碼

的邏輯電路。二進制譯碼器：計算機中最常用的一種譯碼器。4.6二進制譯碼器4.6.1二進制譯碼器的功能和組成二進制譯碼器有n個輸入，2n個輸出。對應于每一種輸入組合，2n個輸出中只有一個輸出為1，其余全為0，或者只有一個輸出為0，其余全為1。二進制譯碼器例如，n＝3時，譯碼器的框圖和真值表如圖所示。

圖中，A1，A2和A3為輸入，Y0～Y7為輸出。

把輸入變量看作三位代碼，而輸出為八位代碼，常常稱之為3入-８出譯碼器。二進制譯碼器組成譯碼器的形式很多，常見的有如下幾種：用與門構成的譯碼器二進制譯碼器用或非門構成的譯碼器二進制譯碼器常用的中規(guī)模集成譯碼器有雙2-4譯碼器74139，3-8譯碼器74138等。為了充分利用封裝的全部引線端并增強其邏輯功能，集成譯碼器常常帶有若干個“使能端”?！笆鼓芏恕钡淖饔糜袃蓚€：一是便于擴展譯碼器的輸入變量數(shù)；二是在“使能端”加選通脈沖可以消除由于輸入倒相門的延時帶來的險態(tài)。4.6.2用中規(guī)模集成譯碼器進行設計二進制譯碼器3-8譯碼器74138其中：E1、

、為“使能端”。當E1＝1，

E2A、E2B均為0時，譯碼器處于工作狀態(tài)；

當E1＝0，或者當E2A、E2B中有一個為1時，譯碼器處于

禁止狀態(tài)。二進制譯碼器例

用三變量譯碼器構成四變量譯碼器。將“使能端”作為變量輸入端，可以將兩塊三變量譯碼器擴展成四變量譯碼器。二進制譯碼器例用譯碼器實現(xiàn)一位全加器電路。從全加器的真值表，可以得到全加器的函數(shù)表達式為

Si（Ai，Bi，Ci-1）＝∑m（1，2，4，7）Ci（Ai，Bi，Ci-1）＝∑m（3，5，6，7）我們可以用三變量譯碼器的八個最小項輸出來形成所需函數(shù)。又叫數(shù)據(jù)選擇器4.7多路選擇器4.7.1多路選擇器的邏輯功能和組成多路選擇器的邏輯功能從多個輸入中選擇一個，并把其信息傳送到輸出端，具體選擇哪一個輸入，則由一組選擇變量確定。通常多路選擇器有2n根輸入線，n根選擇線和一根輸出線，根據(jù)n個選擇變量的不同代碼組合來選擇2n個不同的輸入。例如：四路選擇器需要2個選擇變量，八路選擇器需要3個輸入選擇變量。一個四路選擇器的框圖和邏輯圖I0～I3為四個數(shù)據(jù)輸入端；S1和S0為選擇變量輸入端。根據(jù)S1和S0的四種不同取值來控制四路數(shù)據(jù)輸入。F為選擇器的輸出。其中，mi為S1、S0組成的最小項。多路選擇器多路選擇器多路選擇器用多路選擇器來實現(xiàn)函數(shù)的設計步驟：首先確定選擇（控制）變量；然后求出加到每個數(shù)據(jù)輸入端Ii的值，它可以是常量、變量或簡單函數(shù)；最后畫出邏輯圖。4.7.2用多路選擇器進行設計多路選擇器例

用四路選擇器實現(xiàn)異或函數(shù)。首先我們以S1、S0作為控制變量，然后求輸入Ii的值。為此列真值表。

根據(jù)真值表，很容易找出與每一最小項mi所對應的Ii值。最后畫出四路選擇器的邏輯圖。例

用四路選擇器實現(xiàn)三變量函數(shù)

F（A，B，C）＝∑m（1，2，4，5）首先確定控制變量，設取A，B作為控制變量；

然后求輸入Ii。列出函數(shù)的真值表，如圖所示。這里Ii是變量C的函數(shù)，即Ii＝f（C）。最后畫出用四路選擇器實現(xiàn)該三變量函數(shù)的邏輯圖。多路選擇器例分別用四路和八路的選擇器實現(xiàn)函數(shù)

F（A，B，C，D）＝∑m（0，3，4，5，9，10，12，13）

（1）用四路選擇器設計選取A，B作為控制變量（也可以選取其它兩個）。用卡諾圖求Ii。它可以看成由四個子卡諾圖構成，由子卡諾圖可確定Ii＝f（C，D），即多路選擇器（2）用八路選擇器設計取A，B，C作為選擇器的控制變量。用卡諾圖求Ii。畫它可以看成由八個子卡諾圖構成：相應于ABC＝000的兩個方格為I0，相應于ABC＝001的兩個方格是I1，其余類推。由此可求得Ii＝f（D），即

I0＝

，I1＝DI2＝1，I3＝0I4＝D，I5＝

I6＝1，I7＝0多路選擇器例用八路選擇器實現(xiàn)函數(shù)對于變量較多的函數(shù)，如果仍用卡諾圖法來設計就顯得麻煩。這時可以直接從布爾函數(shù)表達式來求Ii。

選取A，B和C作為控制變量，根據(jù)展開定理，可以將函數(shù)展開成“積之和”的形式，即把ABC＝000代入原來函數(shù)中，得I0＝f（0，0，0，D，E）＝D＋E把ABC＝001代入原來函數(shù)中，得I1＝f（0，0，1，D，E）＝E把ABC＝010代入原來函數(shù)中，得I2＝f（0，1，0，D，E）＝D＋E把ABC＝011代入原來函數(shù)中，得I3＝f（0，1，1，D，E）＝E把ABC＝100代入原來函數(shù)中，得I4＝f（1，0，0，D，E）＝D把ABC＝101代入原來函數(shù)中，得I5＝f（1，0，1，D，E）＝0把ABC＝110代入原來函數(shù)中，得I6＝f（1，1，0，D，E）＝1把ABC＝111代入原來函數(shù)中，得I7＝f（1，1，1，D，E）＝1畫出八路選擇器實現(xiàn)此函數(shù)的邏輯圖多路分配器的邏輯功能正好與多路選擇器相反，它是將一個輸入x分時地送到多路輸出上去，具體選擇哪一路輸出，也是由一組選擇變量確定。通常多路分配器有一根輸入線，n根選擇線和2n根輸出線。一個四路分配器的框圖和邏輯圖。多路分配器可以看作是譯碼器的一種應用，也稱為譯碼器。4.8多路分配器多路分配器多路分配器多路選擇器相當于一個多路至一路的選擇開關，而多路分配器相當于一個一路至多路的選擇開關。如果把一個多路選擇器和一個多路分配器連接起來，便