第20章 門電路和組合邏輯電路

20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3TTL門電路20.4CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與設(shè)計(jì)20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示20.10數(shù)據(jù)分配器和數(shù)據(jù)選擇器20.11應(yīng)用舉例第20章門電路和組合邏輯電路2024/2/17本章要求：第20章門電路和組合邏輯電路1.掌握基本門電路的邏輯功能、邏輯符號、真值表和邏輯表達(dá)式。了解TTL門電路特點(diǎn);3.會(huì)分析和設(shè)計(jì)簡單的組合邏輯電路;4.理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能;5.學(xué)會(huì)數(shù)字集成電路的使用方法。2.會(huì)用邏輯代數(shù)的基本運(yùn)算法則化簡邏輯函數(shù);

2024/2/17數(shù)字系統(tǒng)舉例計(jì)程車計(jì)價(jià)器系統(tǒng)方框圖計(jì)數(shù)器整形電路存儲器數(shù)字顯示器譯碼器計(jì)算器車軸脈沖信號脈沖序列第20章門電路和組合邏輯電路2024/2/17模擬信號數(shù)字信號電子電路中的信號模擬信號：在時(shí)間上或數(shù)值上連續(xù)變化的信號。

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。2024/2/17數(shù)字信號（也稱脈沖信號）

在時(shí)間上和數(shù)值上都是不連續(xù)變化的，即是一種躍變信號，并且持續(xù)時(shí)間短暫。

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。2024/2/1720.1.1數(shù)制

在數(shù)字體制中，常用的是十進(jìn)制,它有0～9十個(gè)數(shù)碼，計(jì)數(shù)規(guī)則“逢十進(jìn)一”

。20.1

數(shù)制和脈沖信號1.常用數(shù)制數(shù)制是計(jì)數(shù)進(jìn)位制的簡稱。(1)十進(jìn)制

在數(shù)字電路中常用的數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。2024/2/17各個(gè)數(shù)碼處于十進(jìn)制數(shù)的不同數(shù)位時(shí),所代表的數(shù)值不同,即不同數(shù)位有不同數(shù)位的位權(quán)值。如：(123.45)10

=1

102+3101+3100+410-1+510-2整數(shù)部分從低位至高位每位的權(quán)依次為：100、101

、102,…；小數(shù)部分從高位至低位每位的權(quán)依次為：10-1

、10-2

、

10-3…。十進(jìn)制的基數(shù)(底數(shù))是10

。2024/2/17(2)二進(jìn)制

二進(jìn)制有0和1兩個(gè)數(shù)碼，基數(shù)是2，計(jì)數(shù)規(guī)則“逢二進(jìn)一”。

(110101.01)2=1

25+124+0

23+122+021+120+02-1+12-2=(53.25)10(3)

八進(jìn)制

八進(jìn)制有0~7八個(gè)數(shù)碼，基數(shù)是8，計(jì)數(shù)規(guī)則“逢八進(jìn)一”。

(32.4)8=3

81+280+4

8-1=(26.5)102024/2/17(4)

十六進(jìn)制

十六進(jìn)制有0~9,A(10),A(10),B(11),C(12)，D(13)，E(14)，F(xiàn)(15)十六個(gè)數(shù)碼，基數(shù)是16，計(jì)數(shù)規(guī)則“逢十六進(jìn)一”。

(3B.6)16

=3

161+B160+6

16-1

(59.4)102.十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù)

(1)十—二進(jìn)制轉(zhuǎn)換

十進(jìn)制轉(zhuǎn)換為二進(jìn)制分整數(shù)和凈小數(shù)兩部分進(jìn)行。

整數(shù)部分的轉(zhuǎn)換采取除2取余法，直到商為零為止。

2024/2/17………………余數(shù)1(d0)………………余數(shù)1(d1)………………余數(shù)0(d2)………………余數(shù)1(d3)………………余數(shù)1(d4)227

213

26

23

21

0

整數(shù)部分的轉(zhuǎn)換采取除

2

取余法，直到商為零為止。

凈小數(shù)部分的轉(zhuǎn)換采取乘2

取整法，直到滿足規(guī)定的位數(shù)為止。0.352=0.7……整數(shù)0(d-1)0.72=1.4……整數(shù)1(d-2)0.42=0.8……整數(shù)0(d-3)0.82=1.6……整數(shù)1(d-2)0.62=1.2……整數(shù)1(d-5)0.22=0.4……整數(shù)0(d-6)(27.35)10=(d4d3d2d1d0.d-1d-2d-3d-4d-5d-6)=(11011.010110)22024/2/17(2)十—八進(jìn)制轉(zhuǎn)換

十進(jìn)制數(shù)二進(jìn)制將二進(jìn)制數(shù)整數(shù)部分從低位開始每3位劃為一組；將小數(shù)部分從高位開始每3位劃為一組。例：將十進(jìn)制數(shù)27.35轉(zhuǎn)換成八進(jìn)制數(shù)。(27.35)10=(33.26)8(011011.010110)2(33.26)8(3)十—十六進(jìn)制轉(zhuǎn)換(00011011.01011000)2(1B.58)16(27.35)10=(1B.58)162024/2/17脈沖幅度A脈沖上升時(shí)間tr

脈沖周期T脈沖下降時(shí)間tf

脈沖寬度tp

A0.9A0.5A0.1AtptrtfT實(shí)際的矩形波1.脈沖信號的部分參數(shù)脈沖頻率f20.1.2脈沖信號2024/2/17脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖2.脈沖信號的分類2024/2/1720.2基本門電路及其組合

*邏輯門電路是數(shù)字電路中最基本的邏輯元件。

*所謂“門”就是一種開關(guān)，它能按照一定的條

件控制信號的通過或不通過。*門電路的輸入信號和輸出信號之間存在一定

的邏輯關(guān)系（因果關(guān)系），所以門電路又稱

為邏輯門電路。20.2.1邏輯門電路的基本概念*基本邏輯關(guān)系為“與”、“或”、“非”三種。*基本邏輯門有“與門”、“或門”、“非門”三種。2024/2/17

設(shè)：開關(guān)斷開、燈不亮用邏輯0表示,開關(guān)閉合、燈亮用邏輯1表示。邏輯表達(dá)式：Y=A?B1.與邏輯關(guān)系

與邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表2024/2/172.或邏輯關(guān)系

或邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí),該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B狀態(tài)表000111110110ABY2024/2/173.非邏輯關(guān)系非邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY02024/2/17

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平

本課采用正邏輯。正負(fù)邏輯由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號都是用電位(或稱電平)

的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值,而是有一定的變化范圍。2024/2/1720.2.2分立元件基本邏輯門電路

門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對應(yīng)。基本門電路：與門、或門、非門、與非門、或非門等。

對于每種門電路要以掌握其邏輯符號、邏輯功能、邏輯表達(dá)式、真值表為目標(biāo)來學(xué)習(xí)這一部分內(nèi)容。2024/2/171.二極管“與”門電路

（1）電路（2）工作原理輸入A、B、C全為高電平“1”，輸出Y為高電平“1”輸入A、B、C有低電平“0”，輸出Y

為低電平“0”0V0V0V0V0V3V

+5VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V2024/2/17（3）邏輯關(guān)系：“與”邏輯口訣：有“0”出“0”

全“1”出“1”邏輯表達(dá)式：

Y=ABC邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表2024/2/172.二極管“或”門電路

(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表(2)工作原理輸入A、B、C全為“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為“1”，輸出Y

為“1”。

0VRDADCABYDBC3V3V2024/2/17（3）邏輯關(guān)系：“或”邏輯口訣：有“1”出“1”

全“0”出“0”Y=A+B+C邏輯表達(dá)式：

邏輯符號：ABYC≥100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表2024/2/17例1：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”&ABY1>1ABY2Y2有“1”出“1”，全“0”出“0”2024/2/173.晶體管“非”門電路+UCC-UBBARKRBRCYT

1

0截止飽和邏輯表達(dá)式：Y=A“0”10“1”“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號：1AY口訣：非0則1，非1則0。2024/2/17有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表邏輯表達(dá)式：

Y=ABC1Y“非”門20.2.3基本邏輯門電路的組合1.“與非”門2024/2/17有“1”出“0”，全“0”出“1”1Y“非”門00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門YABC>1Y=A+B+C邏輯表達(dá)式：

2.“或非”門2024/2/17“與或非”門邏輯圖Y=A·B+C·D邏輯表達(dá)式：

“與或非”門邏輯符號&&ABDCY1&&YACDB3.“與或非”門2024/2/17例2：A為信號端，B為控制端，試畫出輸出端Y的波形。&ABY11&ABY300&ABY22024/2/17上面討論的門電路都是由二極管、晶體管組成的，它們稱為分立元件門電路。TTL門電路屬于集成門電路，它具有高可靠性和微型化等優(yōu)點(diǎn)。應(yīng)用得最為普遍的是與非門電路。普通TTL與非門不允許直接驅(qū)動(dòng)電壓高于5V的負(fù)載，也不允許輸出端直接相連，否則與非門將被損壞。20.3TTL門電路2024/2/17

T5Y

R3R5AB

CR4R2R1

T3

T4T2+5V

T1輸入級中間級輸出級20.3.1TTL“與非”門電路1.電路結(jié)構(gòu)E2E3E1B等效電路C多發(fā)射極三極管2024/2/173.TTL與非門外引線排列圖及邏輯符號74LS208910111213147654321C2B2Y2D2A1B1C1Y1A2GNDUCCD12個(gè)4輸入“與非”門Y1&A1B1C142651D1&1210813974LS20

一片集成電路內(nèi)的各個(gè)邏輯門互相獨(dú)立，可以單獨(dú)使用，但是它們共用一根電源引線和一根地線。2.工作原理2024/2/174個(gè)2輸入“與非”門74LS0074LS008910111213147654321A4B3Y3B4A1B1A2Y2A3GNDUCCB2Y1Y4A1B142Y1&3511210139&6&8&112024/2/1774LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)2024/2/17(1)電壓傳輸特性

輸出電壓UO與輸入電壓UI的關(guān)系。CDE4.TTL“與非”門特性及參數(shù)電壓傳輸特性ABO0.51.31.41234

UI/VUO/V2024/2/17ABCDE(2)

TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，

2.4V為合格典型值0.3V，

0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL☆輸出高電平電壓UOH和輸出低電平電壓UOLUO/VO1231234

Ui/V2024/2/17

指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對于TTL“與非”門NO

8?！钶斎敫唠娖诫娏鱅IH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流IIH（

A）。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL（mA）。☆扇出系數(shù)NO2024/2/17☆平均傳輸延遲時(shí)間tpd50%50%tpd1tpd2

TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO2024/2/1720.3.2三態(tài)輸出“與非”門電路當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B“1”控制端

DE1.

電路結(jié)構(gòu)

D截止

T5Y

R3R5AB

R4R2R1

T3

T4T2+5V

T12024/2/17“0”控制端

DE

T5Y

R3R5AB

R4R2R1

T3

T4T2+5V

T1導(dǎo)通1V1V當(dāng)控制端為低電平“0”時(shí)，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。2024/2/17

0

高阻0

0

1

1

0

1

11

1

0

111

1

10（表示任意態(tài)）三態(tài)輸出“與非”門狀態(tài)表ABEY}工作狀態(tài)高阻狀態(tài)功能表&YEBA邏輯符號EN控制端(使能端)2.

邏輯符號及功能表2024/2/17由于電路結(jié)構(gòu)的不同，例如在控制端串接一個(gè)非門，則狀態(tài)就會(huì)與上述相反，即當(dāng)控制端為高電平時(shí)出現(xiàn)高阻態(tài)，而在低電平時(shí)電路處于工作狀態(tài)。這時(shí)的邏輯符號會(huì)如下圖所示。&YEBA邏輯符號EN。2024/2/17可實(shí)現(xiàn)用一條總線（母線）分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號。3.三態(tài)門的應(yīng)用“1”“0”“0”A1

B1總線&A1B1E1&A2B2E2&A3B3E3ENENEN2024/2/17※門電路多余輸入端的處理

★TTL與邏輯門電路（與門、與非門）：將多余輸入端經(jīng)大電阻（1~3kΩ）接地；直接接高電平；懸空；與使用的輸入端并接。

★TTL或邏輯門電路（或門、或非門）：將多余輸入端通過小于1kΩ的電阻接“地”；直接接地；接低電平。與使用的輸入端并接。

★如果前級（驅(qū)動(dòng)級）有足夠的驅(qū)動(dòng)能力，也可以將多余的輸入端與信號輸入端連在一起。

多余輸入端的處理，應(yīng)以不破壞門電路的輸入輸出邏輯關(guān)系為前提。Y&A+UCCY≥1AY&A.Y≥1A.2024/2/1720.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”和“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。2024/2/171.基本運(yùn)算法則：自等律0-1律重疊律還原律互補(bǔ)律2.

交換律：20.5.1邏輯代數(shù)運(yùn)算法則2024/2/17普通代數(shù)不適用！證:3.

結(jié)合律：4.

分配律：B+C+1=1

AA=A.2024/2/175.

反演律：6.吸收律：(1)

A+AB=A(2)A(A+B)=A(3)(4)證明：A+AB=A(5)(6)2024/2/17表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明前3種表示方法。例1：有一T形走廊，在相會(huì)處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開關(guān)，燈亮；任意閉合兩個(gè)開關(guān)，燈滅；三個(gè)開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開關(guān)（輸入變量）；Y代表燈（輸出變量）。20.5.2邏輯函數(shù)的表示方法2024/2/17

1.邏輯狀態(tài)表：設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)(“1”或“0”)以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)；n輸入變量有2n種組合狀態(tài)。

000001010101101001101011001111

A

B

C

Y012024/2/17

2.邏輯式：取Y=“1”(或Y=“0”)列邏輯式用“與”“或”“非”等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫出

一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。各組合之間是“或”邏輯關(guān)系Y=ABC+ABC+ABC+ABC反之，也可由邏輯式列出狀態(tài)表。2024/2/17例：試列出如下邏輯式的邏輯狀態(tài)表。

0000

A

B

C

Y00100100011

110001011110111112024/2/17最小項(xiàng)中同時(shí)含有所有的變量，每個(gè)變量都是它的一個(gè)因子；最小項(xiàng)中的每個(gè)因子以原變量或是反變量的形式只出現(xiàn)一次；n個(gè)變量共有2n個(gè)最小項(xiàng);同一個(gè)邏輯函數(shù)可以用不同的邏輯式來表達(dá)，但由最小項(xiàng)組成的與或邏輯式一定是唯一的，而邏輯狀態(tài)表是用最小項(xiàng)表示的，所以邏輯狀態(tài)表是唯一的。

(2)最小項(xiàng)2024/2/17例1中的邏輯表達(dá)式：Y=ABC+ABC+ABC+ABC是由4個(gè)最小項(xiàng)組成的“與或”邏輯式。Y=AB+BC+CA上式中顯然不含有最小項(xiàng)，但是該式也可以用最小項(xiàng)表示：2024/2/17

3.邏輯圖：Y&&&&C1CB1BA1A>1Y=ABC+ABC+ABC+ABC

由于邏輯式不是唯一的，所以邏輯圖也不是唯一的；

也可以由邏輯圖寫出邏輯式。一般由邏輯式畫出2024/2/1720.5.3邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性?；喎椒☉?yīng)用邏輯代數(shù)運(yùn)算法則化簡卡諾圖法

利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能。2024/2/171.用“與非”門構(gòu)成基本門電路AY&B&BAY&&&由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：(1)構(gòu)成“與”門電路(2)構(gòu)成“或”門電路2024/2/17&YA(3)構(gòu)成“非”門電路(4)構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運(yùn)算法則：2024/2/17（1）并項(xiàng)法例：化簡例：化簡（2）配項(xiàng)法2.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡利用利用2024/2/17例：化簡（3）加項(xiàng)法（4）吸收法吸收例：化簡利用A+A=A利用A+AB=A2024/2/17例：化簡吸收吸收吸收吸收2024/2/17例：證明*由此我們可以看出，采用代數(shù)法進(jìn)行邏輯函數(shù)的化簡時(shí)，要求有熟練的應(yīng)用技巧，并且不易判斷是否已經(jīng)化簡到最簡形式。*當(dāng)輸入變量的個(gè)數(shù)少于5個(gè)時(shí)，采用卡諾圖化簡法能較快地得出邏輯函數(shù)的最簡表達(dá)式。2024/2/17卡諾圖是與變量的最小項(xiàng)對應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。n個(gè)輸入變量，有2n種組合,則最小項(xiàng)就有2n個(gè)，卡諾圖也相應(yīng)有2n個(gè)小方格。如：三個(gè)變量，有8種組合，最小項(xiàng)就是8個(gè)，卡諾圖也相應(yīng)有8個(gè)小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。3.應(yīng)用卡諾圖化簡2024/2/17

BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)編號AB00011110CD00011110四變量任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變卡諾圖2024/2/17(a)可以根據(jù)邏輯狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的最小項(xiàng)填入對應(yīng)的方格，為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111卡諾圖2024/2/17(b)可以根據(jù)邏輯式畫出卡諾圖ABC00100111101111將邏輯式中的最小項(xiàng)分別用“1”填入對應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。如:注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)，或按例20.5.6的方法填寫?？ㄖZ圖2024/2/17

注意：2)圈的個(gè)數(shù)應(yīng)最少，圈內(nèi)小方格的個(gè)數(shù)應(yīng)盡可能的多。每圈一個(gè)新的圈時(shí)，必須包含至少一個(gè)未被圈過的“1”。每個(gè)取值為1的方格可以被圈多次，但不能遺漏。3)

合并最小項(xiàng)保留圈內(nèi)相同的變量，除去相反的變量。步驟1.畫出卡諾圖2.合并最小項(xiàng)3.寫出最簡“與或”邏輯式(2)

應(yīng)用卡諾圖化簡邏輯函數(shù)

1)將取值為“1”的相鄰小方格圈成矩形或方形，相鄰小方格包括最上行與最下行及最左列與最右列同列或同行兩端的兩個(gè)小方格。

所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n個(gè)(n=0,1,2…)；2024/2/17ABC00100111101111例20.5.3：用卡諾圖表示并化簡。解：(a)將取值為“1”的相鄰小方格圈成圈；(b)所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n(n=0,1,2…)；(c)保留圈內(nèi)相同的變量，除去相反的變量。于是可以得出化簡后的邏輯式：

如果卡諾圖中0的方格較1的方格數(shù)少，則圈0會(huì)更為簡便。2024/2/17例20.5.4：應(yīng)用卡諾圖化簡邏輯函數(shù)00ABC100111101111解：寫出簡化邏輯式多余這是最簡式嗎？化簡后為2024/2/17解：AB00011110CD000111101111相鄰例20.5.5：應(yīng)用卡諾圖化簡邏輯函數(shù)2024/2/17解：寫出化簡后的邏輯式：AB00011110CD000111101例20.5.6：

應(yīng)用卡諾圖化簡邏輯函數(shù)111111111

含A均填“1”Y=A+BD2024/2/17例20.5.7：應(yīng)用卡諾圖化簡邏輯函數(shù)00ABC100111101111解：寫出簡化邏輯式11如果卡諾圖中0的小方格數(shù)較1的小方格數(shù)少得多時(shí)，圈0會(huì)更為簡便。AC2024/2/17例20.5.7：應(yīng)用卡諾圖化簡邏輯函數(shù)00ABC100111101111解：寫出簡化邏輯式11002024/2/17邏輯狀態(tài)表的唯一性：其中包含了所有輸入變量的全部取值組合和與其對應(yīng)的輸出變量的取值，即反映了邏輯問題的全部因果關(guān)系，所以對于一個(gè)邏輯問題來說，它的表達(dá)方式是唯一的?？ㄖZ圖的唯一性：它畫出了所有變量組成的全部最小項(xiàng)代表的小方格，這些小方格中取1的部分恰好是邏輯函數(shù)中取1的最小項(xiàng)，它同樣也是反映出了某一邏輯問題的全部因果關(guān)系，所以也具有唯一性。用最小項(xiàng)表示的邏輯式也是唯一的。邏輯代數(shù)小結(jié)2024/2/1720.6組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Ym......組合邏輯電路輸入輸出2024/2/1720.6.1組合邏輯電路的分析

(1)由邏輯圖寫出輸出端的邏輯表達(dá)式；(2)運(yùn)用邏輯代數(shù)化簡或變換；(3)列邏輯狀態(tài)表；(4)分析邏輯功能。已知邏輯電路確定邏輯功能分析步驟：2024/2/17

(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..例1：分析下圖的邏輯功能解：2024/2/17(2)應(yīng)用邏輯代數(shù)化簡Y=AABBAB...

=AAB+BAB..=AB+AB

=A(A+B)+B(A+B)..

=AAB+BAB..

(3)列邏輯狀態(tài)表001100111001ABY

(4)分析邏輯功能輸入相同，輸出為“0”；

輸入相異，輸出為“1”。

稱為“異或”邏輯關(guān)系，這種電路稱“異或”門。=ABY=AB+AB

=1ABY邏輯符號2024/2/17(1)寫出邏輯式并化簡.A

B.Y=ABAB

.A?B化簡&&11.BAY&A

B

=AB+AB例2：分析下圖的邏輯功能解：2024/2/17

(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同，輸出為“1”；輸入相異，輸出為“0”。稱為“判一致電路”(“同或”門)

,可用于判斷兩輸入端的狀態(tài)是否相同。=AB

=1ABY邏輯符號=AB2024/2/17例3：某組合邏輯電路如圖所示，試分析其邏輯功能。.BA&Y≥1&&&C...2024/2/1720.6.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)

(1)由邏輯要求，列出邏輯狀態(tài)表；

(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式；

(3)化簡和變換邏輯表達(dá)式；

(4)畫出邏輯圖；設(shè)計(jì)步驟如下：2024/2/17例4：試設(shè)計(jì)一邏輯電路供三人（A，B，C）表決使用。每人有一電鍵，如果贊成，就按電鍵，表示1；如果不贊成，就不按電鍵，表示0。表決結(jié)果用指示燈Y來表示，如果多數(shù)贊成，則指示燈亮，用1表示；反之則不亮，用0表示。例5：在集成電路中，與非門是基本元件之一，例如：74LS20（二4輸入與非門）、74LS00（四2輸入與非門）。試用與非門來構(gòu)成上述邏輯電路。P262

例20.6.5

P263例20.6.62024/2/17例6：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。要求:當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出Y為“1”，否則為“0”。用“與非”門實(shí)現(xiàn)。

(1)列邏輯狀態(tài)表

(2)寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式

0000

A

B

C

Y0011010101101001101011001111解：2024/2/17(3)用“與非”門構(gòu)成邏輯電路該函數(shù)不可化簡。

0000

A

B

C

Y00110101011010011010110011112024/2/17

(4)畫出邏輯圖YCBA01100111110&&&&&&&&10102024/2/17

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。2024/2/17要特別注意到的是：二進(jìn)制加法運(yùn)算同邏輯加法運(yùn)算的含義是不同的。前者是數(shù)的運(yùn)算，“逢二進(jìn)一”，而后者表示的是一種邏輯關(guān)系，是“或”運(yùn)算，不存在進(jìn)位問題。二進(jìn)制加法運(yùn)算1+1=101+1=21+1=1十進(jìn)制加法運(yùn)算邏輯加法運(yùn)算(或運(yùn)算）20.7加法器2024/2/17加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來的進(jìn)位全加器實(shí)現(xiàn)2024/2/1720.7.1半加器

AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC半加和數(shù)向高位的進(jìn)位半加：只求本位和，暫不考慮來自低位的進(jìn)位，適用于二進(jìn)制加法中最低位的求和運(yùn)算。邏輯符號：COABSC2024/2/17(1)半加器邏輯狀態(tài)表(2)邏輯表達(dá)式(3)邏輯圖&=1..ABSCA

B

S

C00000110101011012024/2/1720.7.2全加器輸入Ai兩個(gè)同位相加的數(shù)BiCi-1低位來的進(jìn)位輸出本位和向高位的進(jìn)位CiSi全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位，適用于任意位置的二進(jìn)制求和運(yùn)算。AiBiCi-1SiCiCO

CI邏輯符號2024/2/17(1)邏輯狀態(tài)表0000000110010100110110010101011100111111Ai

Bi

Ci-1

Si

Ci

(2)寫出邏輯式（3）邏輯圖=1＆＆＆≥1=11AiBiCi-1SiCi2024/2/17串行加法器：并行相加，串行進(jìn)位。缺點(diǎn)：運(yùn)算速度慢。優(yōu)點(diǎn)：電路簡單。A3B3Ci-1S3CiCOCIA2A1A0B2B1B0S2S1S014101379351214261115T692GND:8UCC:16集成全加器T692型全加器2024/2/17具有編碼功能的邏輯電路。20.8編碼器編碼：

一般地講，用數(shù)字、某種文字或某種符號來表示某一對象、信息或信號的過程。二進(jìn)制編碼：

把n

位二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，即對N個(gè)信號進(jìn)行編碼的過程。編碼器：實(shí)現(xiàn)二進(jìn)制編碼的電路。二進(jìn)制編碼器：2024/2/17將輸入信號編成二進(jìn)制代碼的電路。N個(gè)n位編碼器高低電平信號二進(jìn)制代碼20.8.1二進(jìn)制編碼器

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足2n≥

N。2024/2/171.確定二進(jìn)制代碼的位數(shù)

輸入有八個(gè)信號，即N=8，根據(jù)2n≥N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I7八個(gè)輸入信號編成二進(jìn)制代碼輸出。(2)編碼器每次只能對一個(gè)信號進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號同時(shí)有效。(3)設(shè)輸入信號高電平有效。解：

這種編碼器通常稱為8/3線編碼器。2024/2/17

2.列編碼表輸出輸入I0I1I2

I3I4I5I6I7Y1Y2Y0000111010000111100011011

3.寫出邏輯式Y(jié)2=I4+I5+I6+I7=I4+I5+I6+I7

=I4·

I5·

I6·I7同理Y1

=I2·

I3·

I6·I7Y0

=I1·

I3·

I5·I72024/2/174.畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0...................2024/2/17將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路。20.8.2二—十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號二進(jìn)制代碼二—十進(jìn)制代碼——BCD碼2024/2/17列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421BCD碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111

8421BCD碼編碼表1.8421編碼器2024/2/17

寫出邏輯式并化成“與非”門：2024/2/17十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9...............2024/2/17

當(dāng)有兩個(gè)或兩個(gè)以上的信號同時(shí)輸入編碼電路，電路只能對其中一個(gè)優(yōu)先級別高的信號進(jìn)行編碼。2.

二—十進(jìn)制優(yōu)先編碼器

上述編碼器每次只允許一個(gè)輸入端上有信號，而實(shí)際上，還常常會(huì)出現(xiàn)多個(gè)輸入端上有信號的情況。2024/2/1774LS147型優(yōu)先編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111

110

10001110

100111110

1010111110

10111111110

110011111110

110111111111011102024/2/1774LS147集成10/4線優(yōu)先編碼器引腳圖引腳圖1615141312111091234567