數(shù)字邏輯課件

邏輯代數(shù)基礎(chǔ)1.1邏輯變量及其基本運(yùn)算描述事物狀態(tài)的邏輯數(shù)必因事物狀態(tài)變化而變化，叫做邏輯變量。例如開關(guān)電路中表示開關(guān)和燈的邏輯數(shù)都是邏輯變量。

1.11邏輯變量

定義：邏輯變量規(guī)定:(1)邏輯變量用字母表示；(2)邏輯變量的取值不是1就是0；(3)邏輯變量的值必須經(jīng)過“定義”才有意義。

(4)邏輯變量有原變量和反變量，它是描述同一事物的兩種形式的變量。在任何情況下，原變量和反變量的值互為反數(shù)?？梢哉f，只要定義了原變量，同時(shí)也就定義了反變量。邏輯常數(shù)：描述某一事物的邏輯數(shù)保持不變，該邏輯數(shù)稱為邏輯常數(shù)。邏輯常數(shù)只能保持為

1

或保持為0。

以開關(guān)

S

為例，S

表示原變量，S

表示反變量。1.12邏輯運(yùn)算

以下是2輸入變量真值表，邏輯變量A、B，邏輯函數(shù)F0-F15。以該真值表為例，說明邏輯運(yùn)算的意義。

基本邏輯運(yùn)算

F1

與運(yùn)算：與（AND）又稱為邏輯乘，它的運(yùn)算規(guī)則是僅當(dāng)A、B皆為1時(shí)輸出為1，否則為0。與運(yùn)算符用“·”表示，邏輯變量和運(yùn)算符組成算式，稱作邏輯函數(shù)表達(dá)式。

F1=A·B讀做

A與B

F7

或運(yùn)算：或（OR）又稱為邏輯加，它的運(yùn)算規(guī)則是A、B皆為0時(shí)輸出為0，否則為1。或運(yùn)算符用“+”表示，表達(dá)式為

F7=A+B

讀做

A或B

基本邏輯運(yùn)算

F12非運(yùn)算：稱為邏輯非（NOT），非運(yùn)算的邏輯意義是表示一個(gè)變量的反變量。非運(yùn)算符用“”表示，表達(dá)式為

或?qū)θ魏芜壿嬜兞窟B續(xù)作兩次（偶數(shù)次）非運(yùn)算，則變量的值保持不變。

基本邏輯運(yùn)算F3恒等運(yùn)算：恒等（IDE），輸出等于輸入。

F3=A

與運(yùn)算、或運(yùn)算、非運(yùn)算和恒等運(yùn)算是基本邏輯運(yùn)算，可以構(gòu)成各種復(fù)雜邏輯運(yùn)算。

簡單組合邏輯運(yùn)算

F14

與非運(yùn)算：與非(NAND）運(yùn)算規(guī)則是先與運(yùn)算后非運(yùn)算，表達(dá)式

F8

或非運(yùn)算：或非（NOR）運(yùn)算規(guī)則是先或運(yùn)算后非運(yùn)算，表達(dá)式

簡單組合邏輯運(yùn)算

F6

異或運(yùn)算：異或（XOR）運(yùn)算規(guī)則是僅當(dāng)

A、B

不同時(shí)，F(xiàn)6=1，否則，F(xiàn)6=0。表達(dá)式F9同或運(yùn)算：同或（NXOR）運(yùn)算規(guī)則是僅當(dāng)A、B的值相同時(shí)，F(xiàn)9=1，否則，F(xiàn)9=0。表達(dá)式F9=A⊙B

F6=A⊕B幾點(diǎn)說明：

（與運(yùn)算符可以省略），邏輯意義是僅當(dāng)四個(gè)自變量A、B、C、D

皆為1時(shí)，F(xiàn)=0，否則，F(xiàn)=1。邏輯運(yùn)算不同于算數(shù)運(yùn)算。邏輯運(yùn)算是一位數(shù)的運(yùn)算，沒有進(jìn)位和借位；

(1)邏輯表達(dá)式中變量的取值只有0或1，比算術(shù)運(yùn)算簡單；

(2)除“非”運(yùn)算和“恒等”運(yùn)算是一個(gè)自變量外，其它運(yùn)算也適合于多個(gè)自變量，如四變量與非表達(dá)式為(3)幾點(diǎn)說明：⑷真值表中沒有列出的表達(dá)式，也屬于組合邏輯運(yùn)算，讀者學(xué)習(xí)第三章時(shí)就清楚了。

⑸以上8種邏輯運(yùn)算，市場(chǎng)上均有集成電路片出售

基本公式0-1律：A+0=AA+1=1A·1=AA·0=0

重疊律與互補(bǔ)律:

對(duì)合律（雙重否定）：

A=A基本公式交換律：

結(jié)合律：

（A+B）+C=A+（B+C）（A·B）·C=A·（B·C）分配律：

A·B=B·AA+B=B+AA⊙B=B⊙AA⊕B=B⊕AA+BC=(A+B)(A+C)A(B+C)=AB+AC小結(jié)上述七組基本公式中，A，B和C均為邏輯變量，且每一組公式中的兩個(gè)公式互為“對(duì)偶”。即將其中一式中的“+”換成“·”，“·”換成“+”，1換0，0換1，便得到與其相應(yīng)的另一公式。

補(bǔ)充公式吸收律：消除多余變量，化簡邏輯函數(shù)。摩根定理：常用于邏輯函數(shù)化簡。

1.2邏輯函數(shù)及其基本形式

1.2.1邏輯函數(shù)的定義

設(shè)某一邏輯網(wǎng)絡(luò)的輸入邏輯變量為A1，A2，……，An，輸出邏輯變量為F，如圖1.1所示。當(dāng)A1，A2，……，An的取值確定后，F(xiàn)的值就唯一的被確定下來，則稱F是A1，A2，……，An的邏輯函數(shù)，記為

A1A2AnF實(shí)現(xiàn)F=f（A1，A2，……，An）的邏輯網(wǎng)絡(luò)圖1.1F=f（A1，A2，……，An）

F=f（A1，A2，……，An）1.2.2邏輯函數(shù)的表示方法

1.邏輯表達(dá)式--邏輯函數(shù)的代數(shù)表示法；邏輯表達(dá)式是由邏輯變量和“或”、“與”、“非”三種運(yùn)算符所構(gòu)成的式子，這是一種用公式表示邏輯函數(shù)的方法。

表示邏輯函數(shù)有如下方法：F=f（A，B）=AB+AB2.真值表--邏輯函數(shù)的表格表示法；真值表事由邏輯變量的所有可能取值組合及其對(duì)應(yīng)的邏輯函數(shù)值所構(gòu)成的表格，這是一種用表格表示邏輯函數(shù)的方法。

3.卡諾圖--邏輯函數(shù)的圖形表示法；卡諾圖是由表示邏輯變量的所有可能組合的小方格所構(gòu)成的圖形。

AB0 101mo

m2m1

m30 101AB二變量卡諾圖1.2.3邏輯函數(shù)的標(biāo)準(zhǔn)形式

1.最小項(xiàng)及最小項(xiàng)表達(dá)式

設(shè)有一個(gè)二變量的邏輯函數(shù)上述的最后一個(gè)表達(dá)式，該式是由包含所有變量的若干與（積）項(xiàng)之和組成，其中每個(gè)與項(xiàng)具有這樣的

可以轉(zhuǎn)換為特點(diǎn)：

它包含有該邏輯函數(shù)的全部自變量（A，B），且每個(gè)自變量在一個(gè)與項(xiàng)中以原變量或反變量僅出現(xiàn)一次；①這三個(gè)與項(xiàng)稱為該邏輯函數(shù)的最小項(xiàng)，若邏輯函數(shù)的與項(xiàng)全由最小項(xiàng)組成，稱該函數(shù)為最小項(xiàng)之和式，常稱為標(biāo)準(zhǔn)與或式；②④用符號(hào)

mI

表示最小項(xiàng)，確定下標(biāo)i的值：將各最小項(xiàng)變量按一定次序排好后，用1代替其中的原變量，用0代替其中的反變量，這樣每個(gè)最小項(xiàng)對(duì)應(yīng)的二進(jìn)制數(shù)的等效十進(jìn)制數(shù)為相應(yīng)的最小項(xiàng)

mI

下標(biāo)

i的值。例如三變量最小項(xiàng)有：

③對(duì)于n

個(gè)自變量的邏輯函數(shù)來說，最多有2n

個(gè)最小項(xiàng)；對(duì)于二個(gè)自變量的邏輯函數(shù)來說，最多有四個(gè)最小項(xiàng)，其中：

同理用符號(hào)

mi

表示最小項(xiàng)依此為：m0，m1，m2，m3，m4，m5，m6，m7

由此看出在變量的任意一個(gè)確定的狀態(tài)，僅有一個(gè)最小項(xiàng)取值為1，如

ABC取值為010時(shí)，

任意兩個(gè)最小項(xiàng)mi

和

mj（I≠j）之積為0，記為

n個(gè)變量最小項(xiàng)之和為1，記為其它最小項(xiàng)為0。有使2.最大項(xiàng)及最大項(xiàng)表達(dá)式

設(shè)有一個(gè)三變量的邏輯函數(shù)上述表達(dá)式是由包含所有變量的若干或（和）項(xiàng)之積組成，其中每個(gè)或項(xiàng)具有這樣的特點(diǎn)：

①它包含有該邏輯函數(shù)的全部自變量（A，B，C），且每個(gè)自變量在一個(gè)或項(xiàng)中以原變量或反變量僅出現(xiàn)一次；

②這四個(gè)或項(xiàng)稱為該邏輯函數(shù)的最大項(xiàng)，若函數(shù)的或項(xiàng)全由最大項(xiàng)組成，稱該函數(shù)為最大項(xiàng)之積式，常稱為標(biāo)準(zhǔn)或與式；

特點(diǎn)：③對(duì)于n

個(gè)自變量的邏輯函數(shù)來說，最多有2n

個(gè)最大項(xiàng)；

④用符號(hào)

Mi

表示最大項(xiàng)，下標(biāo)i的值與最小項(xiàng)相反，確定規(guī)則是：將各最大項(xiàng)變量按一定次序排好后，用0代替其中的原變量，用1代替其中的反變量，這樣每個(gè)最大項(xiàng)對(duì)應(yīng)的二進(jìn)制數(shù)的等效十進(jìn)制數(shù)為相應(yīng)的最大項(xiàng)Mi

下標(biāo)i的值。例如三變量有八個(gè)最大項(xiàng)：

其中同理用符號(hào)Mi

表示最大項(xiàng)依此為：M0，M1，M2，M3，M4，M5，M6，M7

由此看出在變量的任意一個(gè)確定的狀態(tài)，僅有一個(gè)最大項(xiàng)取值為0，其余為1。有n

個(gè)變量最大項(xiàng)之積為0，記為

任意兩個(gè)最大項(xiàng)Mi

和

Mj（I≠j）之和為1，記為

F=(A+C)·(A+B)·(A+B+C)=(A+C+BB)·(A+B+CC)·(A+B+C)例1已知函數(shù)求取F的最大項(xiàng)表達(dá)式的過程如下：F=(A+C)·(A+B)·(A+B+C)=(A+C+B)·(A+C+B)·(A+B+C)·(A+B+C)·(A+B+C)=(A+B+C)·(A+B+C)·(A+B+C)·(A+B+C)=M0M1M2M3=∏(0,1,2,3)最大項(xiàng)表達(dá)式是邏輯函數(shù)的另一種標(biāo)準(zhǔn)形式，通常也稱為和之積范式，或主合取范式。例2已知函數(shù)F=A+ABC由下式可求得F的最大項(xiàng)表達(dá)式：F=A+ABC=(A+A)·(A+BC)=1·(A+B)·(A+C)=(A+B+CC)(A+C+BB)=(A+B+C)(A+B+C)(A+C+B)(A+C+B)=(A+B+C)(A+B+C)(A+B+C)=∏(0,1,2)1.2.4邏輯函數(shù)三種表示法的關(guān)系

1.邏輯表達(dá)式與真值表例1：函數(shù)F=AB+AC的真值表如右所示：ABC F000 0001 1010 0011 1100 1101 1110 0111 0例2寫出下列真值表的邏輯表達(dá)式000 0001 1010 0011 1100 1101 0110 0111 0ABC F解：2.邏輯表達(dá)式與卡諾圖

例1.一個(gè)邏輯函數(shù)通過最小項(xiàng)表達(dá)式轉(zhuǎn)換成相對(duì)應(yīng)的卡諾圖。如下例：A01000111ＢＣ

例2.一個(gè)邏輯函數(shù)通過最大項(xiàng)表達(dá)式轉(zhuǎn)換成相對(duì)應(yīng)的卡諾圖。上例的邏輯函數(shù)表達(dá)式。

上述邏輯函數(shù)的最大項(xiàng)表達(dá)式：Ｆ＝∏(0,1,3,5)A01000111ＢＣ1.3邏輯代數(shù)的主要定理及常用公式

1.3.1邏輯代數(shù)的主要定理

定理1：德·摩根(DeMorgan)定理

(X1+X2+···+Xn)=X1·X2·····Xn（1）（2）(X1·X2·····Xn)=X1+X2+···+Xn該定理可敘述如下：n個(gè)邏輯變量的“或”的“非”等于各邏輯變量的“非”的“與”；n個(gè)邏輯變量的“與”的“非”等于各邏輯變量的“非”的“或”。定理2：香農(nóng)(Shannon)定理

f(X1,X2,···,Xn,0,1,+,·)=f(X1,X2,···,Xn,1,0,·,+)該定理可敘述如下：任何函數(shù)的反函數(shù)，可通過對(duì)該函數(shù)的所有變量取反，并將常量1換為0，0換為1，“·”運(yùn)算換為“+”運(yùn)算，“+”運(yùn)算換為“·”運(yùn)算而得到。定理3：對(duì)偶定理對(duì)偶函數(shù)定義：

設(shè)有邏輯函數(shù)f（X1,X2,···Xn,0,1,+,·),若把該函數(shù)中的“·”運(yùn)算換為“+”運(yùn)算，“+”運(yùn)算換為“·”運(yùn)算，0換為1，1換為0，而變量保持不便，則所得函數(shù)稱為原來函數(shù)的對(duì)偶函數(shù)，記為

f（X1,X2,···Xn,0,1,+,·)顯然，按此定義必有f′(X1,X2,···Xn,0,1,+,·)=f（X1,X2,···Xn,1,0,·,+)

對(duì)偶定理公式：f′(X1,X2,···Xn,1,0,·,+)=f（X1,X2,···Xn,1,0,·,+)1.3.2邏輯代數(shù)的常用公式

公式1：

AB+AB=A公式2：A+AB=A公式3：A+AB=A+B公式4：

AB+AC+BC=AB+AC公式5：AB+AB=AB+AB*1.3.3定理及常用公式的應(yīng)用舉例

例.化簡邏輯函數(shù)Z(A,B,C,D,E,F)=A+AB+AC+BD+ACEF+BE+EDF應(yīng)用公式2，可消去AB和ACEF項(xiàng)，得Z=A+AC+BD+BE+EDF應(yīng)用公式3，可消去AC中的A，得Z=A+C+BD+BE+EDF應(yīng)用公式4，可消去EDF，得Z=A+C+BD+BE1.4邏輯函數(shù)的化簡

1.4.1邏輯函數(shù)最簡式的定義

一個(gè)與給定函數(shù)等效的積之和式中，若同時(shí)滿足：①該式中的乘積項(xiàng)最少。②該式中的每個(gè)乘積項(xiàng)再不能用變量更少的乘積項(xiàng)代替，則此積之和式是給定函數(shù)的最簡式。

例如，邏輯函數(shù)的下列表達(dá)式中，式(1.48)是最簡式：F(A,B,C)=AB+BC+AC=AB+C=ABC+ABC+ABC+ABC+ABC(1.48)1.4.2代數(shù)化簡法

運(yùn)用邏輯代數(shù)的基本公式和運(yùn)算規(guī)則對(duì)函數(shù)式進(jìn)行等效變換，消除多余項(xiàng)和多余變量，以其獲得最簡表達(dá)式的方法稱為代數(shù)化簡法。代數(shù)化簡法沒有一個(gè)成熟的模式可以借鑒，只有多多練習(xí)，熟能生巧。

一、"與或"式的化簡二、"或與"式的化簡例：F=(A+B)(A+B)(B+C)(B+C+D)解：F=(A+B)(A+B)(B+C)(B+C+D)=（A+B)(A+B)(B+C)=A(B+C)例：F=(A+B)(A+B)(B+C)(A+C)解：F′=AB+AB+BC+AC=AB+AB+(B+A)C=AB+AB+ABC=AB+AB+CF=(F′)′=(A+B)(A+B)C1.4.3卡諾圖化簡法

將

n變量的全部最小項(xiàng)用一個(gè)小方塊表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列起來，所得到的圖形叫做

n變量最小項(xiàng)的卡諾圖。

卡諾圖化簡規(guī)則

⑴卡諾圖中小方格的相鄰

①幾何相鄰----各小方格有共同邊界；

②相對(duì)----分別處于行（或列）兩端的小方格相鄰；

③相重----相鄰的兩幅卡諾圖，處于相同位置的小方格相鄰。⑵卡諾圖中相鄰小方格畫圈的規(guī)則

①任何一個(gè)標(biāo)“1”的小方格畫一個(gè)圈，不消除變量。

②任何兩個(gè)標(biāo)“1”的小方格畫一個(gè)圈，消除一個(gè)變量。

③任何四個(gè)標(biāo)“1”的小方格畫一個(gè)圈，消除兩個(gè)變量。

④任何八個(gè)標(biāo)“1”的小方格畫一個(gè)圈，消除三個(gè)變量。

⑤任何十六個(gè)標(biāo)“1”的小方格畫一個(gè)圈，消除四個(gè)變量。

⑶卡諾圖蘊(yùn)涵項(xiàng)的意義

①蘊(yùn)涵項(xiàng)

②素項(xiàng)（素蘊(yùn)涵項(xiàng)）

③實(shí)質(zhì)素項(xiàng)（實(shí)質(zhì)蘊(yùn)涵項(xiàng)）

蘊(yùn)涵項(xiàng)素項(xiàng)實(shí)質(zhì)素項(xiàng)(左圖最簡)

組合線路的分析

2.1邏輯門電路的外特性

2.1.1簡單邏輯門電路邏輯運(yùn)算由叫做邏輯圖的某些電路來表示，組成邏輯圖的基本邏輯單元電路，通常叫做邏輯門，簡稱“門”,部分邏輯門的邏輯符號(hào)如下：邏輯函數(shù)表達(dá)式和邏輯門的對(duì)應(yīng)關(guān)系如下表：

2.1.2復(fù)合邏輯門電路

FAB"與非"門FAB＋"或非"門FA＋BCD"與或非"門FA⊕B"異或"門F=A⊕B2.1.3門電路的主要外特性參數(shù)

1.標(biāo)稱邏輯電平：表示邏輯值1和0的理想電平值，稱為標(biāo)稱邏輯電平。2.開門與關(guān)門電平：表示邏輯值1的最小高電平稱為開門電平，把表示邏輯值0的最大低電平稱為關(guān)門電平。3.扇入系數(shù)(Nr)

：門電路允許的輸入端數(shù)目，稱為該門電路的扇入系數(shù)。4.扇出系數(shù)(Nc)：一個(gè)門的輸出端所能連接的下一級(jí)輸入端的個(gè)數(shù)，稱為該門電路的扇出系數(shù)。5.平均時(shí)延(Ty)：是門電路平均傳輸延遲時(shí)間的簡稱，這是一個(gè)反映門電路工作速度的重要參數(shù)。2.2組合線路分析方法

2.2.1組合邏輯電路的分析方法

所謂分析一個(gè)給定的邏輯電路，就是要通過分析，找出電路的邏輯功能。

通常采用的分析方法是根據(jù)邏輯電路圖，從輸入到輸出逐級(jí)寫出邏輯函數(shù)式，列出真值表；或化簡函數(shù)式為最簡式，看出電路輸入與輸出之間的邏輯關(guān)系，最后用文字描述電路的邏輯功能。

舉例：如下邏輯圖，說明該電路邏輯功能。

分析步驟：

⑴根據(jù)邏輯圖寫出邏輯表達(dá)式

⑵根據(jù)表達(dá)式列出真值表

⑶由真值表分析，當(dāng)

A、B、C

三個(gè)變量相同時(shí)，即變量的取值為0、0、0或1、1、1，函數(shù)為1，否則，函數(shù)為0。這是一個(gè)三變量一致電路。

例：分析下圖給定的組合電路。ACBAP2CP4P3B解：化簡：+ACB+FP1F＋ACBAP2CP4P3BP1F＋列出真值表功能評(píng)述由真值可知,當(dāng)A、B、C取相同值時(shí),F為1,否則F為0。所以該電路是一個(gè)“一致性判定電路"。ABC F000 1001 0010 0011 0100 0101 0110 0111 12.3全加器全加器：是實(shí)現(xiàn)三個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。數(shù)據(jù)輸入

A被加數(shù)、B加數(shù)、低位進(jìn)位

CI，數(shù)據(jù)輸出和數(shù)F（全加和）、進(jìn)位CO。

四位二進(jìn)制加/減法器：是執(zhí)行兩個(gè)四位二進(jìn)制數(shù)的加/減法運(yùn)算電路。由四個(gè)全加器組成。兩個(gè)四位數(shù)據(jù)輸入端(A1～A4、B1～B4)、四位和數(shù)輸出端

（F1～F4）

以及進(jìn)位輸出端

（CI）。該電路是并行運(yùn)算，串行進(jìn)位。M為加/減方式控制端。

當(dāng)

M=0時(shí)，4個(gè)異或門輸出等于輸入

B1、B2、B3、B4，4個(gè)全加器執(zhí)行加法運(yùn)算；

當(dāng)

M=1時(shí)，4個(gè)異或門反碼輸出且第一個(gè)全加器CI=1，4個(gè)全加器執(zhí)行減法運(yùn)算。

8421BCD碼加法器

邏輯圖如圖示。在二進(jìn)制加法器中完成兩個(gè)8421碼表示的十進(jìn)制數(shù)的加法運(yùn)算。

8421碼是一種常用的

BCD編碼，用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)，逢十進(jìn)一。編碼如碼表所示。兩個(gè)8421碼的加法運(yùn)算可以在4位二進(jìn)制加法器（逢十六進(jìn)一）中進(jìn)行。由于兩種計(jì)數(shù)制的進(jìn)位關(guān)系不同，因此，每次運(yùn)算后需要修正，才能得到正確結(jié)果。

2.4譯碼器

譯碼器是計(jì)算機(jī)最常用的邏輯部件之一，用來對(duì)操作碼進(jìn)行譯碼。譯碼器種類很多，按輸入、輸出信號(hào)的數(shù)目可將譯碼器分為多一譯碼器，一多譯碼器及多多譯碼器。(1)多一譯碼器：是一種將某一時(shí)刻的多個(gè)輸入信號(hào)譯為一個(gè)輸出信號(hào)的譯碼器。(2)一多譯碼器：是一種將某一時(shí)刻的一個(gè)輸入信號(hào)譯為多個(gè)輸出信號(hào)的譯碼器。(3)多多譯碼器：是一種將某一時(shí)刻的多個(gè)輸入信號(hào)譯為多個(gè)輸出信號(hào)的譯碼器。例如8421碼至格雷碼的譯碼器就是一種多多譯碼器。F7F6F5F4F3F2F1F0.................ABC...ABC例如：下圖是一個(gè)由與非門組成的譯碼器，他能對(duì)三個(gè)輸入信號(hào)進(jìn)行譯碼。下面分析該譯碼器的邏輯功能。F0=ABCF1=ABCF2=ABCF3=ABCF4=ABCF5=ABCF6=ABCF7=ABC2.5數(shù)據(jù)多路選擇器

數(shù)據(jù)多路選擇器是一種多路輸入、單路輸出的邏輯部件。+ff.X0X1a0a1a2a3......該四路選擇器的輸出邏輯表達(dá)式:

f=a0x0x1+a1x0x1+a2x0x1+a3x0x1=∑aimi3i=02.6奇偶校驗(yàn)器

奇偶校驗(yàn)碼是由信息碼加一位奇（或偶）檢驗(yàn)位所組成，其規(guī)則是：信息碼連同校驗(yàn)位中“1“的個(gè)數(shù)為奇（或偶）數(shù)。若整個(gè)代碼中”1“的個(gè)數(shù)為奇數(shù)則為奇校驗(yàn)碼；若整個(gè)代碼中”1“的個(gè)數(shù)為偶數(shù)，則稱為偶校驗(yàn)碼。奇（偶）校驗(yàn)碼中的校驗(yàn)位的值（1或0）是由信息發(fā)送端的校驗(yàn)位形成器按上述規(guī)則產(chǎn)生的，并在接收端由奇（偶）校驗(yàn)碼校驗(yàn)器進(jìn)行校驗(yàn)，以判斷奇（偶）校驗(yàn)碼在傳送過程中是否出錯(cuò)。

⊕⊕⊕P⊕1x1x2B2B1B4B8右圖是一個(gè)8421碼的奇偶校驗(yàn)位形成器，由圖可寫出奇偶校驗(yàn)位P的邏輯表達(dá)式：P=B8B4B2B1⊕1⊕⊕⊕x1x2⊕⊕⊕P⊕1x1x2B2B1B4B82.7組合線路的冒險(xiǎn)現(xiàn)象

2.7.1組合險(xiǎn)象定義實(shí)際上，電信號(hào)從任意一點(diǎn)經(jīng)過任意路徑到達(dá)另一點(diǎn)都需要一定時(shí)間，我們稱之為時(shí)間延遲或簡稱時(shí)延。例如："與非"門的時(shí)延ABt1t1+tpdt2t2+tpdF一般來說，時(shí)延對(duì)數(shù)字系統(tǒng)是有害的，它會(huì)降低系統(tǒng)的工作的速度，還會(huì)產(chǎn)生競爭冒險(xiǎn)現(xiàn)象。險(xiǎn)象的產(chǎn)生由于競爭使得電路產(chǎn)生了暫時(shí)錯(cuò)誤輸出稱之為險(xiǎn)象。多個(gè)信號(hào)經(jīng)不同路徑到達(dá)某一點(diǎn)有時(shí)間差，稱為競爭。⊕BCAFdgeG1G2G3G4AFdegtpd21電路在時(shí)間"1"和"2"出現(xiàn)了競爭，并且輸出F在時(shí)間"2"出現(xiàn)了短時(shí)的錯(cuò)誤，即產(chǎn)生了險(xiǎn)象，通常把不產(chǎn)生險(xiǎn)象的競爭稱為非臨界競爭，而把產(chǎn)生險(xiǎn)象的競爭稱為臨界競爭。注意：競爭和險(xiǎn)象是對(duì)電路的，而不是針對(duì)函數(shù)的。由上可知，考慮了門電路的傳輸時(shí)延后，在輸入信號(hào)改變下，組合線路的輸出有可能出現(xiàn)瞬時(shí)的非期望的干擾脈沖，這一現(xiàn)象稱為組合險(xiǎn)象。2.7.2險(xiǎn)象的分類1.“0”型冒險(xiǎn)與“1”型冒險(xiǎn)這兩種險(xiǎn)象是按出現(xiàn)險(xiǎn)象的干擾脈沖的極性區(qū)分的。若瞬時(shí)出現(xiàn)的干擾脈沖為負(fù)脈沖，則稱為“0”型冒險(xiǎn)；反之若瞬時(shí)出現(xiàn)的干擾脈沖為正脈沖，則稱為“1”型冒險(xiǎn)。2.靜態(tài)冒險(xiǎn)與動(dòng)態(tài)冒險(xiǎn)按輸入變化前后輸出是否相等而分為靜態(tài)和動(dòng)態(tài),按錯(cuò)誤輸出的極性分為0型和1型。因此有靜態(tài)0型,靜態(tài)1型,動(dòng)態(tài)0型,動(dòng)態(tài)1型。靜態(tài)0型動(dòng)態(tài)0型靜態(tài)1型動(dòng)態(tài)1型輸入變化前的輸出輸入變化后的輸出四種組合險(xiǎn)象示意圖3.功能冒險(xiǎn)與邏輯冒險(xiǎn)這兩種險(xiǎn)象是按干擾脈沖的產(chǎn)生原因來區(qū)分的。靜態(tài)邏輯冒險(xiǎn)：電路有多個(gè)輸入信號(hào)，當(dāng)其中只一個(gè)信號(hào)變化時(shí)，電路可能出現(xiàn)的冒險(xiǎn)。

動(dòng)態(tài)邏輯冒險(xiǎn)

：若一個(gè)變化的信號(hào)（如圖示脈沖源）通過三個(gè)或更多的通道，由于不同的延遲時(shí)間，在信號(hào)變化的瞬間，發(fā)生靜態(tài)邏輯冒險(xiǎn)的同時(shí)，也發(fā)生動(dòng)態(tài)邏輯冒險(xiǎn)。如下圖：

2.7.3組合險(xiǎn)象的消除方法1.消除靜態(tài)邏輯冒險(xiǎn)的方法

接入濾波電容：修改邏輯設(shè)計(jì)：2.消除動(dòng)態(tài)邏輯冒險(xiǎn)的方法

動(dòng)態(tài)邏輯冒險(xiǎn)產(chǎn)生的前提是有靜態(tài)邏輯冒險(xiǎn)，因此，消除了靜態(tài)邏輯冒險(xiǎn)，動(dòng)態(tài)邏輯冒險(xiǎn)也隨之消除

由于競爭冒險(xiǎn)產(chǎn)生的尖峰脈沖很窄（在幾十納秒以內(nèi)），所以只要在電路輸出端并連一個(gè)濾波電容，在TTL電路中，電容值一般在幾十至幾百pf，就足以把尖峰脈沖的幅度削弱至門電路的閾值電壓以下。通過增加冗余項(xiàng)的方法，從根本上消除靜態(tài)邏輯冒險(xiǎn)。如上表達(dá)式，卡諾圖的相切處用圈鏈起來。表達(dá)式為BCA01000011115473圖2.73消除冒險(xiǎn)舉例：例如對(duì)圖2.71所示線路輸出邏輯函數(shù)表達(dá)式F=AB+BC，當(dāng)B由1變0時(shí)可能出現(xiàn)靜態(tài)“0”型冒險(xiǎn)。故加上校正項(xiàng)AC，得到F=AB+BC+AC，線路如圖2.72，它是一個(gè)無邏輯冒險(xiǎn)的組合線路。這一校正項(xiàng)可以直接從卡諾圖2.73直接圈得，它把原來兩個(gè)相鄰而不相交的素項(xiàng)圈連接在一起。F1234ABC形成校正項(xiàng)．．．圖2.72F1234ABC．圖2.71AC(校正項(xiàng))小結(jié)：這一章介紹基本邏輯運(yùn)算和簡單組合邏輯運(yùn)算及實(shí)現(xiàn)邏輯運(yùn)算的門電路，進(jìn)而介紹常用的集成門電路。

2.1節(jié)介紹基本邏輯運(yùn)算和簡單組合邏輯運(yùn)算，它們是組成各種復(fù)雜邏輯電路的基本單元電路。希望讀者通過本節(jié)的學(xué)習(xí)，養(yǎng)成用清晰簡練的語言分析問題的習(xí)慣，為后續(xù)學(xué)習(xí)打好基礎(chǔ)。

2.2節(jié)說明邏輯運(yùn)算用門電路實(shí)現(xiàn)。通過介紹異或門和同或門把邏輯表達(dá)式、真值表和邏輯圖聯(lián)系起來，這是進(jìn)行邏輯電路分析和設(shè)計(jì)所必須的基本技能。

2.3節(jié)介紹實(shí)用集成門的組成和主要參數(shù)。讀者要通過電路仿真去掌握集成門的電路結(jié)構(gòu)和電路參數(shù)的變化對(duì)電路性能影響，它說明實(shí)際邏輯門還有不能用邏輯表達(dá)式描述的屬性，這是必須注意的問題。

組合線路的設(shè)計(jì)3.1組合線路的設(shè)計(jì)方法概述

數(shù)字邏輯電路按其輸出信號(hào)對(duì)輸入信號(hào)的響應(yīng)不同，分為組合邏輯電路（簡稱組合電路）和時(shí)序邏輯電路（簡稱時(shí)序電路）兩類。

所謂組合邏輯電路，是指電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出信號(hào)，只與當(dāng)時(shí)的輸入信號(hào)有關(guān)，與過去的輸入信號(hào)無關(guān)。因此，組合邏輯電路的每一個(gè)輸出函數(shù)可表示為

對(duì)任何一個(gè)多輸入、多輸出的組合邏輯電路結(jié)構(gòu)，都可以用圖示的框圖表示。

引例:設(shè)計(jì)一個(gè)三變量一致電路。（1）分析設(shè)計(jì)要求，當(dāng)A、B、C

三個(gè)變量相同時(shí)，即變量的取值為0、0、0或1、1、1，函數(shù)為1，否則，函數(shù)為0。這是一個(gè)三變量一致電路。這一關(guān)系可用如下真值表形象的表示。

（2）依題意要求，確定輸入與輸出的關(guān)系。由真值表列出F的最小項(xiàng)表達(dá)式：

F=∑（0，7）（3）化簡輸出邏輯表達(dá)式。

（4）畫邏輯圖，并考慮工程問題。

組合線路的步驟可概括為下列四步：

第一步，邏輯問題的描述。第四步，畫邏輯圖。

第二步，邏輯函數(shù)的化簡。

第三步，邏輯函數(shù)的變換。

注:邏輯函數(shù)的化簡是邏輯電路設(shè)計(jì)中的重要課題。化簡的目的，就是要得到一個(gè)最簡的等效表達(dá)式，以便用集成電路去實(shí)現(xiàn)此函數(shù)時(shí)用集成電路塊數(shù)最少、速度快、可靠性高的電路。一般將邏輯函數(shù)化簡為最簡“與或”式或最簡“或與”式。標(biāo)準(zhǔn)是：項(xiàng)數(shù)最少(“與”項(xiàng)或“或”項(xiàng))每一項(xiàng)中變量數(shù)最少

邏輯函數(shù)化簡的方法有代數(shù)法和卡諾圖法。

3.2邏輯問題的描述

在設(shè)計(jì)組合線路時(shí)，其設(shè)計(jì)要求往往以文字描述的形式給出。例如，設(shè)計(jì)一線路，以比較兩個(gè)數(shù)字的大小，設(shè)計(jì)一線路，以將8421碼轉(zhuǎn)換為余3碼，等等。顯然，要設(shè)計(jì)出這些線路，必須把文字描述的設(shè)計(jì)要求，抽象為一個(gè)邏輯表達(dá)式。這是完成組合線路設(shè)計(jì)的第一步，也是重要的一步，因?yàn)槿舫橄笏玫倪壿嫳磉_(dá)式出錯(cuò)，下面步驟再正確,其結(jié)果也是錯(cuò)的。

引例：試用一個(gè)四位二進(jìn)制加法器,實(shí)現(xiàn)8421碼轉(zhuǎn)換為余3碼。第一步，邏輯問題的描述。

設(shè)8421碼余3碼轉(zhuǎn)換的框圖如圖3—1所示,圖中輸入ABCD為8421碼,輸出EFGH為余3碼，它們之間的轉(zhuǎn)換關(guān)系如表3—2所示.

E=∑（5，6，7，8，9）+∑?(10，11，12，13，14，15）

F=∑（1，2，3，4，9）+∑?（10，11，12，13，14，15）

G=∑（0，3，4，7，8）+∑?（10，11，12，13，14，15）

H=∑（0，2，4，6，8）+∑?（10，11，12，13，14，15）由表可得下列輸出邏輯表達(dá)式：011010010111101010001011100111001010××××1011××××1100××××1101××××1110××××1111××××第二步,邏輯函數(shù)的化簡利用卡諾圖化簡第三步，邏輯函數(shù)的變換，并畫邏輯圖．對(duì)上述輸出邏輯函數(shù)E，F(xiàn)，G，H兩次取反，則得

E=A+BC+BD按此組表達(dá)式可畫出8421碼余3碼的邏輯圖。ＦＥＤＣＢＢＤＣCDBＣＤ3．3邏輯函數(shù)的變換1．函數(shù)表達(dá)式之間的等效轉(zhuǎn)換

借助摩根定理、對(duì)偶定理和分配律等，可以實(shí)現(xiàn)八種邏輯函數(shù)表達(dá)式之間的等效轉(zhuǎn)換；

與或表達(dá)式又稱‘積之和’式，或與表達(dá)式又稱‘和之積’式；

與或式和或與式是邏輯函數(shù)的兩鐘基本形式，很容易轉(zhuǎn)換為其它六種形式；

與或式使用更為普遍。

邏輯函數(shù)表達(dá)式之間的等效轉(zhuǎn)換過程：

引例：（1）試用或非門實(shí)現(xiàn)函數(shù)F=AB+AB。對(duì)F兩次求反，則得：

由該試可畫出邏輯圖如下：AB≥１≥１BC3．4組合線路設(shè)計(jì)中的特殊問題1.可利用任意項(xiàng)的線路設(shè)計(jì)⑴約束項(xiàng)

在分析某些具體的邏輯問題時(shí)，經(jīng)常會(huì)遇到對(duì)其中一些變量取值加以限制，稱為約束，

例如，有三個(gè)邏輯變量A、B、C，分別表示一臺(tái)電動(dòng)機(jī)的正轉(zhuǎn)、反轉(zhuǎn)和停止的命令。A

=1

表示正轉(zhuǎn)，B=1

表示反轉(zhuǎn)，C=1

表示停止。因?yàn)殡妱?dòng)機(jī)任何時(shí)候只能執(zhí)行其中的一個(gè)命令，所以不允許兩個(gè)或兩個(gè)以上的變量同時(shí)為1，稱為約束條件。ABC的取值只可能是001、010

、100

當(dāng)中的某一種，而不能是000、011、101、110、111中的任何一個(gè)。因此，A、B、C

是一組具有約束的變量。

由于每一組輸入變量的取值，僅有一個(gè)最小項(xiàng)的值為1，所以當(dāng)限制某些輸入變量的取值不能出現(xiàn)時(shí)，可以用它們對(duì)應(yīng)的最小項(xiàng)恒等于0來表示。上面例子中的約束條件用邏輯語表達(dá)為或?qū)懗桑?/p>

同時(shí)，把這些恒等于0的最小項(xiàng)叫做約束項(xiàng)。

⑵任意項(xiàng)

有時(shí)還會(huì)遇到另外一種情況，就是在輸入變量的某寫取值下函數(shù)值是1還是0是無所謂的，不影響電路的邏輯功能。這些無所謂的項(xiàng)稱為任意項(xiàng)。在邏輯電路中任意項(xiàng)的取值用×表示。

在存在約束項(xiàng)的情況下，由于約束項(xiàng)的取值始終為0，所以既可以把約束項(xiàng)寫進(jìn)邏輯表達(dá)式，也可以不寫。由于任意項(xiàng)的取值是1還是0是無所謂的，所以既可以把任意項(xiàng)寫進(jìn)邏輯表達(dá)式，也可以不寫。

從這個(gè)角度來說，約束項(xiàng)和任意項(xiàng)統(tǒng)稱為無關(guān)項(xiàng)。

2．帶無關(guān)項(xiàng)的邏輯函數(shù)卡諾圖化簡

使用卡諾圖化簡邏輯函數(shù)時(shí)，首先在卡諾圖中最小項(xiàng)的小方格中填入1或0。既然認(rèn)為無關(guān)項(xiàng)可以包含在邏輯表達(dá)式中，也不可以包含在邏輯表達(dá)式中，那末在卡諾圖中對(duì)應(yīng)的位置上就可以填入1,也可以填入0。為此，在卡諾圖中用×表示無關(guān)項(xiàng)，在卡諾圖中化簡邏輯函數(shù)時(shí)，這些無關(guān)項(xiàng)既可以看做1，也可以看做0，使邏輯函數(shù)進(jìn)一步化簡。

例1：化簡具有約束項(xiàng)的邏輯函數(shù)

約束條件為：如果不利用約束項(xiàng)，則Y已無可化簡，加入約束項(xiàng)后，卡諾圖化簡結(jié)果為：例2：設(shè)計(jì)一個(gè)一位十進(jìn)制數(shù)的數(shù)值范圍指示器，輸入A、B、C、D按

8421碼編碼，即根據(jù)題題x=8A+4B+2C+D，要求當(dāng)x

大于等于5時(shí)，輸出

F=1，否則F=0，求

F的最簡與或式。

①

根據(jù)題意可知，由于一位十進(jìn)制數(shù)只有0~9十個(gè)數(shù)，

按

8421碼編碼只有

００００，

0001,.....1001等十個(gè)輸入組合出現(xiàn)，其余1010,1011,...1111六種組合不可能出現(xiàn)，也就是說輸入具有如下約束條件：

②列真值表如下。表中對(duì)于不可能出現(xiàn)的六個(gè)輸入組合是無關(guān)項(xiàng)，輸出

F

用×

表示。③加入約束項(xiàng)后，卡諾圖化簡

F=A+BD+BC④卡諾圖化簡結(jié)果為如下最簡與或式。

F=A+BD+BC

⑤可以加一個(gè)檢測(cè)電路，一旦出現(xiàn)非法輸入時(shí)，該電路能給出指示。檢測(cè)電路邏輯表達(dá)式是:T=AB+AC

T=1

時(shí)有非法輸入，T=0時(shí)無非法輸加入任意項(xiàng)提供最小項(xiàng)可使邏輯表達(dá)式更為簡單，但不是任何組合線路設(shè)計(jì)中都可利用任意項(xiàng)。只有當(dāng)分析出所要設(shè)計(jì)的線路存在某些約束條件時(shí)，才能從約束方程推得任意項(xiàng)。例如：ABCDF000000001000100001100100001011011010111110001100111010*1011*1100*1101*1110*1111*真值表圖中用×表示的既是無關(guān)項(xiàng)

2.無反變量輸入的線路設(shè)計(jì)

在實(shí)際設(shè)備中，為了減少部件之間的信號(hào)傳輸線，要求所設(shè)計(jì)的邏輯部件只有原變量輸入而無反變量輸入。設(shè)計(jì)這種無反變量輸入的線路時(shí)，都用一個(gè)非門來獲得顯然是不經(jīng)濟(jì)的。例如:在用與非門實(shí)現(xiàn)函數(shù)F=∑（2，3，5，6）時(shí)，若采用前述一般方法，則由卡諾圖可得化簡結(jié)果

如果將上式作如下變換：兩式的邏輯圖相比第二個(gè)將更簡單

3.多輸出函數(shù)的線路設(shè)計(jì)

多路輸出函數(shù)線路是一種同一組輸入變量下具有多個(gè)輸出的邏輯線路.1.加法器的進(jìn)位鏈3.5考慮級(jí)數(shù)的線路設(shè)計(jì)

進(jìn)位

線路半加器半加器CS1A1B1

Ci-1如果用四個(gè)如圖所示的加法器逐位連接來組成本例所要求的加法器，則其框圖如圖所示?？芍?，某一位的和輸出只有在其低位來的進(jìn)位完全確定后才能形成,而該進(jìn)位又由更低一位來的進(jìn)位所確定。這就是說,即使即使被加數(shù)A及加數(shù)B的各位在某一時(shí)刻同時(shí)送入加法器，但必須等到各位之進(jìn)位逐位形成后，才能產(chǎn)生各位的和輸出。

3．6組合線路設(shè)計(jì)舉例1.全加器的設(shè)計(jì)全加器：是實(shí)現(xiàn)三個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。數(shù)據(jù)輸入A被加數(shù)、B加數(shù)、低位進(jìn)位CI，數(shù)據(jù)輸出和數(shù)F（全加和）、進(jìn)位CO。

2.8421碼加法器設(shè)計(jì)第一步：邏輯問題的描述。邏輯圖如圖示。在二進(jìn)制加法器中完成兩個(gè)8421碼表示的十進(jìn)制數(shù)的加法運(yùn)算。8421碼是一種常用的

BCD編碼，用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)，逢十進(jìn)一。編碼如碼表所示。兩個(gè)8421碼的加法運(yùn)算可以在4位二進(jìn)制加法器（逢十六進(jìn)一）中進(jìn)行。由于兩種計(jì)數(shù)制的進(jìn)位關(guān)系不同，因此，每次運(yùn)算后需要修正，才能得到正確結(jié)果。如下表：從上表可知，當(dāng)C1=0時(shí)，輸出無須修正；而當(dāng)C1=1時(shí)，只要將C4S4S3S2S1加上0110便可以得到C1Y4Y3Y2Y1。所以，C1就加“6”修正的標(biāo)志。由表可知：C1=C4+∑（10，11，12，13，14，15）*C4第二步，邏輯函數(shù)的化簡與變換。

C1=C4+S4S3+S4S2第三步，畫邏輯圖

3．7應(yīng)用MSI功能塊的組合線路設(shè)計(jì)1.用數(shù)據(jù)多路選擇器功能塊實(shí)現(xiàn)組合邏輯一般地，用多路選擇器實(shí)現(xiàn)給定的組合函數(shù)的基本步驟如下：第一步，根據(jù)給定函數(shù)的變量數(shù)目，確定選用多少路選擇器，其關(guān)系如下：變量數(shù)目選用的選擇器

34路

48路

516路

......N2n-1

路

第二步，再給定的函數(shù)中，確定用做地址輸入的變量。第三步，確定多路選擇器的數(shù)據(jù)輸入表達(dá)式。第四步，比較地址輸入的不同選擇方案下的數(shù)據(jù)輸入表式，選擇其中最簡單的，并畫出外部信號(hào)連接圖。例如：用多路選擇器實(shí)現(xiàn)函數(shù)。

F=（A，B，C）=∑（1，2，3，4，5，6）該函數(shù)為三變量函數(shù)（N=3），故選擇四路選擇器。假定選用的是T574雙四選一數(shù)據(jù)選擇器，其邏輯圖，外引線排列圖和功能表如圖所示。Vcc2SX1X02a31a22f2a02a22a11S1a31a11f1a0地卡諾圖確定aＩ

輸出輸入x0x1Sf××10000a0010a1100a2110a3(C)功能表(A)組成框圖4路選擇器C

1

1F=∑(1,2,3,4,5,6)AB(B)外部連接圖T75416321910111213141587654Vcc2SX1X02a31a22f2a02a22a11S1a31a11f1a0地連通ＡＢ＋５Ｖ１１ＦＣ

本章小節(jié)

這一章介紹組合邏輯電路的特點(diǎn)以及組合邏輯電路的分析方法和設(shè)計(jì)方法。

4.1節(jié)通過例子說明組合邏輯電路一般的分析方法和設(shè)計(jì)方法。

4.2節(jié)介紹由各種中規(guī)模集成電路組成的典型組合邏輯電路的電路組成、工作原理和用途。這些典型電路在數(shù)字系統(tǒng)和計(jì)算機(jī)中得到廣泛應(yīng)用，讀者應(yīng)很好掌握。

4.3節(jié)引進(jìn)無關(guān)項(xiàng)的概念。通過舉例說明利用無關(guān)項(xiàng)可以使邏輯函數(shù)進(jìn)一步化簡。讀者要掌握這種電路的化簡方法。

4.4節(jié)介紹由于邏輯器件有傳送延遲，電路產(chǎn)生冒險(xiǎn)。這種現(xiàn)象不能用邏輯代數(shù)描述，因而不能包含在邏輯設(shè)計(jì)中，但又是實(shí)際電路中的重要問題引起重視。

4.5節(jié)介紹兩種常用器件：三態(tài)門和傳輸門。這兩種器件更更宜于比擬為開關(guān)，其使用方法與前面介紹的邏輯門有差異。4.1時(shí)序線路概述

(1)數(shù)字邏輯電路由兩部分組成

組合邏輯電路，簡稱組合電路。

時(shí)序邏輯電路，簡稱時(shí)序電路。

(2)電路結(jié)構(gòu)

組合電路是：電路某一時(shí)刻的輸出（Z1，…，Zm）僅僅決定于該時(shí)刻的輸入（x1，…，xn），而與以前各時(shí)刻的輸入無關(guān)。時(shí)序電路是：路某一時(shí)刻的輸出（Z1，…，Zm）不僅決定于該時(shí)刻的輸入（x1，…，xn），還與前一時(shí)刻的狀態(tài)(y1，…，ys)有關(guān)。前一時(shí)刻的狀態(tài)就是存儲(chǔ)電路的輸出

如上圖示。左圖為組合電路，它是由各種門電路組成。右圖為時(shí)序電路，它是由組合電路和存儲(chǔ)電路兩部分組成，存儲(chǔ)電路是必須有的

(3)時(shí)序電路特點(diǎn)：

時(shí)序電路由組合電路和存儲(chǔ)電路兩部分電路組成。如電子表，當(dāng)前時(shí)刻的狀態(tài)是:

11．25．31（11時(shí)25分31秒），在秒脈沖的作用下，下一時(shí)刻的狀態(tài)是:11．25．32（11時(shí)25分32秒）。

①由具有“記憶”功能的“存儲(chǔ)電路”記住電路當(dāng)前時(shí)刻的狀態(tài)，并產(chǎn)生下一時(shí)刻的狀態(tài)；

②存儲(chǔ)電路的基本單元電路是“觸發(fā)器”；

③電路必須具有“反饋”功能，增加兩組反饋線：第一組反饋線

Y1…Yr是存儲(chǔ)電路當(dāng)前時(shí)刻的輸入第二組反饋線y1…ys是存儲(chǔ)電路下一時(shí)刻的輸出

④

“狀態(tài)”概念十分重要。存儲(chǔ)電路當(dāng)前時(shí)刻的狀態(tài)，稱為“現(xiàn)態(tài)”或“原態(tài)”；下一時(shí)刻的狀態(tài)，稱為“次態(tài)”或“新態(tài)”。4.2觸發(fā)器的外特性

4.2.1觸發(fā)器的邏輯符號(hào)及外特性

觸發(fā)器是具有記憶功能的基本邏輯單元在數(shù)字系統(tǒng)中不但需要對(duì)數(shù)字信號(hào)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算，還經(jīng)常將這些信號(hào)和運(yùn)算結(jié)果保存起來。為此，需要使用具有記憶功能的基本邏輯單元，即觸發(fā)器。觸發(fā)器兩個(gè)基本特點(diǎn)

一個(gè)觸發(fā)器能夠記憶一位二進(jìn)制代碼，為了實(shí)現(xiàn)其功能，觸發(fā)器必須具備以下兩個(gè)基本特點(diǎn)：

(1)觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)

0

態(tài)和

１

態(tài)；

⑵根據(jù)不同的輸入信號(hào)使觸發(fā)器置成

0態(tài)或

1態(tài)，沒有新的輸入信號(hào)保持狀態(tài)不變。

（一）1．

基本

RS觸發(fā)器

基本

RS觸發(fā)器，又稱

RS

鎖存器，是各種觸發(fā)器電路中結(jié)構(gòu)最簡單的一種，又是各種觸發(fā)器電路基本組成。基本

RS觸發(fā)器有與非型和或非型兩種。

⑴與非型基本

RS觸發(fā)器

與非型基本

RS觸發(fā)器

01011010011111狀態(tài)真值表卡諾圖狀態(tài)轉(zhuǎn)換圖①與非型基本

RS觸發(fā)器邏輯圖和邏輯符號(hào)如圖示。由狀態(tài)真值表

知，觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，規(guī)定輸入觸發(fā)信號(hào)的意義

R是置

0端，S

是

置

1端，

Q和

是互為反碼（互補(bǔ)）輸出端。觸發(fā)信號(hào)低電平有效，通常在

觸發(fā)信號(hào)上加“－”表示。

觸發(fā)器的狀態(tài)是指

Q

端的狀態(tài)。當(dāng)

RS=00時(shí)，電路保持原態(tài)，可視為電路具有記憶（存儲(chǔ)）某一狀態(tài)的功能；

當(dāng)

RS=01時(shí)，不論電路處于何種原態(tài)

Qn

（0或

1），必轉(zhuǎn)換到次態(tài)

Qn+1＝0，稱為“寫

0”或“復(fù)位”；當(dāng)

RS=10時(shí)，不論電路處于何種原態(tài)

Qn（0或

1），必轉(zhuǎn)換到次態(tài)

Qn+1＝1，稱為“寫

1”或“置位”；當(dāng)

RS=00

時(shí)，要求觸發(fā)器“既寫

1又寫

0”，顯然這是沒有邏輯意義的，屬于禁止?fàn)顟B(tài)，不允許出現(xiàn)；當(dāng)

RS

=11

時(shí)，觸發(fā)器處于存儲(chǔ)狀態(tài)。

②與非型基本

RS觸發(fā)器的動(dòng)態(tài)特性。選擇具有一個(gè)傳送延遲時(shí)間t

p

的與非門，設(shè)觸發(fā)器初始狀態(tài)為

Q

=

0

、

，若使觸發(fā)器由

Q

=

0

一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換為另一個(gè)穩(wěn)定狀態(tài)

Q

=

1，要求輸入信號(hào)

S

=

0（同時(shí)R

=

1）的信號(hào)寬度

t

w

必須滿足：

t

w≥2t

p

從輸入信號(hào)到達(dá)起，到觸發(fā)器輸出端新狀態(tài)穩(wěn)定地建立起來為止，所經(jīng)過的這段時(shí)間稱為觸發(fā)器的傳送延遲時(shí)間。

t

pLH=

tp

觸發(fā)器由

0態(tài)變?yōu)?/p>

1態(tài)的傳送延遲時(shí)間

t

pLH

=

2

tp

觸發(fā)器由

1態(tài)變?yōu)?/p>

0態(tài)的傳送延遲時(shí)間

③描述與非型基本

RS

觸發(fā)器邏輯功能有：

邏輯圖和邏輯符號(hào)。說明與非型基本RS觸發(fā)器電路組成和邏輯符號(hào)。

狀態(tài)真值表。說明與非型基本RS觸發(fā)器的次態(tài)

Qn+1

決定于觸發(fā)器的外輸入信號(hào)

RS和觸發(fā)器的原態(tài)

Qn

。

狀態(tài)方程（特性方程）。由邏輯圖或狀態(tài)真值表可以推出與非型基本

RS觸發(fā)器邏輯表達(dá)式是：由于與非型基本

RS觸發(fā)器不允許出現(xiàn)

RS

=00

，即約束條件是：，規(guī)定

R和S至少有一個(gè)為1與非型基本

RS觸發(fā)器應(yīng)同時(shí)滿足邏輯表達(dá)式和約束條件，所以把這兩個(gè)方程合稱為與非型基本

RS觸發(fā)器的狀態(tài)方程。狀態(tài)轉(zhuǎn)換圖。狀態(tài)轉(zhuǎn)換圖較直觀地顯示與非型基本

RS觸發(fā)器在外輸入信號(hào)

RS的作用下，電路是保持原態(tài)

Qn

，還是轉(zhuǎn)換為另一個(gè)新狀態(tài)，即次態(tài)Qn+1。兩個(gè)圓圈表示電路的兩個(gè)狀態(tài)（原態(tài)），有向線段表示電路狀態(tài)轉(zhuǎn)換方向，是保持狀態(tài)不變，還是轉(zhuǎn)換為另一個(gè)新狀態(tài)，決定于外觸發(fā)信號(hào)SR

，稱為轉(zhuǎn)換條件。轉(zhuǎn)換條件

SR取值標(biāo)在有向線段的上方?？ㄖZ圖。與非型基本

RS觸發(fā)器邏輯功能的方框圖表示，以利于邏輯函數(shù)化簡。

時(shí)序圖。說明與非型基本

RS觸發(fā)器輸入信號(hào)RS、原態(tài)Qn

、次態(tài)Qn+1

隨時(shí)間變化規(guī)律

⑶思考題：如果把或非型基本

RS觸發(fā)器的

S端與

Q端對(duì)應(yīng)，R端與

端對(duì)應(yīng)，如圖示。分析其邏輯功能。是否與狀態(tài)真值表不同？為什么出現(xiàn)如此現(xiàn)象，如何解決。⑷

CMOS基本ＲＳ觸發(fā)器（RS鎖存器）電路

用與非門和或非門子電路實(shí)現(xiàn)的與非型和或非型基本

RS觸發(fā)器電路圖如圖示。其中邏輯器件與非門和或非門由

CMOS組成，雙擊某一子電路，顯示該子電路的CMOS管組成。為驗(yàn)證觸發(fā)器的邏輯功能，做瞬態(tài)分析（參數(shù)為：

10N

200輸入輸出節(jié)點(diǎn)號(hào)），看時(shí)序波形圖，觀察

S、R、Q、

的波形。讀者也可以用與非型觸發(fā)器和或非型觸發(fā)器子電路做瞬態(tài)分析，結(jié)果一樣。雙擊觸發(fā)器子電路，顯示該子電路的CMOS管組成。

2．鐘控

RS觸發(fā)器（鎖存器）

在數(shù)字系統(tǒng)中，為協(xié)調(diào)各部分的動(dòng)作，常常要求某些觸發(fā)器于同一時(shí)刻動(dòng)作。必須引入同步信號(hào)，使這些觸發(fā)器只有在同步信號(hào)到達(dá)時(shí)才按輸入信號(hào)改變狀態(tài)。通常把這個(gè)同步信號(hào)叫做時(shí)鐘脈沖，簡稱時(shí)鐘，用

CP表示。受時(shí)鐘脈沖控制的基本

RS觸發(fā)器稱作鐘控

RS觸發(fā)器。

（1）電路組成與工作原理

①電路由兩部分組成：與非門組成的基本

RS觸發(fā)器和與非門組成的輸入控制電路。如圖示。②工作原理

當(dāng)CP=0時(shí)，兩個(gè)控制門關(guān)閉，S、R輸入不影響輸出端的狀態(tài)，故觸發(fā)器保持原狀態(tài)不變；當(dāng)CP=1時(shí)，S、R輸入信號(hào)通過兩個(gè)控制門反向后加到與非門組成的基本

RS觸發(fā)器上，使觸發(fā)器

Q和

的狀態(tài)跟隨

R、S的變化而變化，如狀態(tài)真值表所示。（2）鐘控RS觸發(fā)器功能描述

如下圖所示。

01010001100010狀態(tài)轉(zhuǎn)換圖狀態(tài)真值表卡諾圖

（3）動(dòng)態(tài)特性

為了保證基本

RS觸發(fā)器可靠翻轉(zhuǎn)，要求輸入信號(hào)

S（或

R）和時(shí)鐘脈沖

CP同時(shí)為高電平的信號(hào)寬度必須滿足：

tw(S.CP)≥2tp

從輸入信號(hào)

S（或

R）和時(shí)鐘脈沖

CP同時(shí)為高電平開始，到觸發(fā)器輸出端新狀態(tài)穩(wěn)定地建立起來為止，所經(jīng)過的這段時(shí)間為鐘控

RS觸發(fā)器的傳送延遲時(shí)間：

tpLH=2t

p

觸發(fā)器由

0態(tài)變?yōu)?/p>

1態(tài)的傳送延遲時(shí)間

tpHL=3t

p

觸發(fā)器由

1態(tài)變?yōu)?/p>

0態(tài)的傳送延遲時(shí)間

參看示波器顯示波形。

（4）鐘控RS觸發(fā)器的空翻現(xiàn)象

若觸發(fā)器輸入信號(hào)

S（或

R）和時(shí)鐘脈沖

CP同時(shí)為高電平的信號(hào)寬度沒有滿足：

tw(S.CP)≥2tp

的條件或在

CP為高電平期間，輸入信號(hào)

S（或

R）狀態(tài)改變，導(dǎo)致觸發(fā)器狀態(tài)不定，叫觸發(fā)器的空翻現(xiàn)象。空翻現(xiàn)象

（二）D鎖存器

鐘控

RS觸發(fā)器的

S輸入端，通過非門連接到

R輸入端，組成單輸入觸發(fā)器，通常把這個(gè)電路叫做

D鎖存器。如下圖示。

當(dāng)CP=1時(shí)，輸出端的狀態(tài)隨輸入端的狀態(tài)而改變。Q

n+1=D，存入新的數(shù)據(jù)；當(dāng)CP=0時(shí)，無論

D如何變化，輸出端的狀態(tài)保持不變。Q

n+1=Qn，

存入的數(shù)據(jù)不變。

為了觸發(fā)器可靠的工作，要求

D輸入信號(hào)先于CP=1的信號(hào)，稱為

建立時(shí)間

tset。

D鎖存器由于結(jié)構(gòu)簡單，常用于數(shù)據(jù)暫存。

CMOS-D鎖存器電路

電路組成：電路圖如圖所示。F1、F2

組成的非門和

F3、F4

組成

的非門首尾相接，構(gòu)成了正反饋環(huán)路，這就是鎖存器。NMOS管F0

用做開關(guān)，它的柵極接在時(shí)鐘脈沖電壓源上。寫入信號(hào)由

D端輸入。輸出端的電容代表了與

MOS管相關(guān)的電容效應(yīng)。工作原理分析：做瞬態(tài)分析（參數(shù)為：10N200），觀察

D、CP、

Y2、Y1（X

2）點(diǎn)的波形。

由得到的時(shí)序圖可見：

開始時(shí)，CP為高電平，F(xiàn)0

管導(dǎo)通，D的高電平通過F0

到達(dá)

X1

點(diǎn)，導(dǎo)致Y2

（Q）為高、Y1

為低的狀態(tài)；接著，D

端信號(hào)變?yōu)?/p>

0，但Y2、Y1的電平不變，正的

CP脈沖到來時(shí)，“寫入0”的作用才生效；同樣正的

CP到來時(shí)，“寫入

1”的作用才生效。

簡言之，鎖存器有兩個(gè)穩(wěn)定狀態(tài)：高電平

1態(tài)和低電平

0態(tài)。以Q

端做為主輸出端來談，假定初始態(tài)

1，僅當(dāng)

D信號(hào)為

0，而且必須在

CP

正脈沖到來時(shí)間才完成“寫入”工作。在時(shí)序圖中可見，狀態(tài)的翻轉(zhuǎn)時(shí)間上有所延遲，這是因電容而致。為了正確的對(duì)Ｄ鎖存器進(jìn)行寫入工作，CP

正脈沖必須有足夠的寬度。否則，導(dǎo)致寫入失敗?？偨Y(jié)一下，鎖存器電路可以保持兩種環(huán)路穩(wěn)定態(tài)；通過外輸入觸發(fā)，可由一種狀態(tài)翻轉(zhuǎn)到另一種狀態(tài)。換句話說，鎖存器具有儲(chǔ)存（記憶）兩種可用

0、1表示的互不相容的事件的能力。因此，鎖存器可用做存儲(chǔ)邏輯數(shù)的基本單元CMOS-D鎖存器電路。

（三）主從觸發(fā)器

前面談到的鐘控

RS觸發(fā)器和

D鎖存器，有一個(gè)共同的缺點(diǎn)，即在時(shí)鐘脈沖

CP作用期間，輸入信號(hào)改變，觸發(fā)器的狀態(tài)跟著改變。為了提高觸發(fā)器工作的可靠性，希望在一個(gè)時(shí)鐘脈沖

CP周期里，輸出端的狀態(tài)只能改變一次。為此，在鐘控

RS觸發(fā)器的基礎(chǔ)上又設(shè)計(jì)出了主從結(jié)構(gòu)觸發(fā)器。

1.主從

RS觸發(fā)器⑴主從

RS觸發(fā)器電路結(jié)構(gòu)

主從

RS觸發(fā)器由與非型鐘控RS觸發(fā)器組成的主觸發(fā)器和從觸發(fā)器，時(shí)鐘脈沖

CP加在主觸發(fā)器上，同時(shí)，通過非門又加在從觸發(fā)器上。如圖示。

⑵工作原理當(dāng)

CP=1時(shí)，主觸發(fā)器輸出端的狀態(tài)根據(jù)輸入信號(hào)

R、S的改變而改變，從觸發(fā)器保持原來狀態(tài)不變；當(dāng)

CP=0時(shí)，無論輸入信號(hào)R、S如何改變，主觸發(fā)器保持原來

狀態(tài)不變，此時(shí)，從觸發(fā)器工作，從觸發(fā)器改變?yōu)榕c主觸發(fā)器相同的狀態(tài)。

因此，在一個(gè)CP周期內(nèi)，觸發(fā)器輸出端的狀態(tài)只可能改變一次?？朔薈P=1期間觸發(fā)器狀態(tài)隨輸入信號(hào)改變而在輸出端出現(xiàn)多次翻轉(zhuǎn)的問題。

如上所述，CP的作用只是把下降沿以前，約兩個(gè)門的傳送延遲時(shí)間（2tp）內(nèi)輸入的信號(hào)在

CP的下降沿到來之后寫到從觸發(fā)器中，并呈現(xiàn)于Q()輸出端。與非型主從

RS觸發(fā)器是在

CP

的下降沿把輸入信號(hào)

R、

S

寫入從觸發(fā)器，故稱為下降沿有效的觸發(fā)器。

和

CP

比較還要延遲一個(gè)非門的傳送延遲時(shí)間送到從觸發(fā)器。所以，相對(duì)于輸入的

CP

下降沿來說，R、S寫入從觸發(fā)器并呈現(xiàn)于Q()輸出端要三個(gè)門的傳送延遲時(shí)間（3tp）由示波器觀察到主從

RS觸發(fā)器的工作波形如下圖所示。⑶用狀態(tài)真值表描述其邏輯功能

狀態(tài)真值表中的“↓”表示與非型主從

RS

觸發(fā)器狀態(tài)變化發(fā)生在時(shí)鐘脈沖

CP的下降沿到來之后。邏輯符號(hào)中的“>”表示觸發(fā)信號(hào)輸入端，在

CP

輸入端加“o”表示下降沿有效。

2.

維持阻塞D

觸發(fā)器

⑴電路組成

維持阻塞D

觸發(fā)器由鐘控RS觸發(fā)器和維持、阻塞電路組成。

⑴稱置

0阻塞線；⑵稱置

1維持線；⑶稱置

1阻塞線；⑷稱置

0

維持線。

狀態(tài)真值表⑵工作原理

是直接置“1”端和直接清“0”端，設(shè)同時(shí)為1，觸發(fā)器初始狀態(tài)為Q=0。當(dāng)D=1，在CP=0時(shí)，觸發(fā)器狀態(tài)保持。為CP

時(shí)鐘脈沖的到達(dá)并從

e

門進(jìn)入做好準(zhǔn)備。當(dāng)

CP=1時(shí)，e

門開，輸出為0，觸發(fā)器Q=1。與此同時(shí)通過置1維持線g

門封鎖，保證在CP=1

期間g

輸出1

不變，觸發(fā)器維持1態(tài)。e

門輸出0，通過置0阻塞線使c

門封鎖，即使在CP=1期間，D輸入變化，對(duì)

c

門的輸出也不會(huì)產(chǎn)生影響。當(dāng)CP

由

1變成0時(shí)，門c

門g

的封鎖撤消，輸入信號(hào)D送到c、e

門，為下一個(gè)時(shí)鐘脈沖的到達(dá)做好準(zhǔn)備。同樣D=0時(shí)，置0

維持線和置1阻塞線保證在CP=1

期間，觸發(fā)器Q=0

不變，從而有效地防止了空翻。⑶功能描述

維持阻塞D

觸發(fā)器狀態(tài)方程和狀態(tài)真值表。維持阻塞D

觸發(fā)器是

CP信號(hào)上升沿觸發(fā)的邊沿觸發(fā)器。狀態(tài)方程：

⑷動(dòng)態(tài)特性

建立時(shí)間：

由維持阻塞D

觸發(fā)器電路圖可見，CP

脈沖是加到

c和

e

門上的，

因而在CP

上升沿到達(dá)之前

f

門和

g

門輸出端的狀態(tài)必須穩(wěn)定地建立起起來。輸入信號(hào)到達(dá)D

端后，要經(jīng)過一個(gè)門的傳送延遲時(shí)間

f門的輸出

端的狀態(tài)才能建立起來，而

e

門要經(jīng)過兩個(gè)門的傳送延遲時(shí)間輸出端的

狀態(tài)才能建立起來。因此D

輸入信號(hào)必須先于CP上升沿到達(dá)，而且建立

傳送延遲時(shí)間：從CP上升沿到達(dá)時(shí)開始計(jì)算，輸出端由1態(tài)變?yōu)?態(tài)的傳送延遲時(shí)間和輸出端由0態(tài)變?yōu)?態(tài)的傳送延遲時(shí)間分別是：

tpLH=3tptpLH=2tp

（四）邊沿觸發(fā)器

為了提高觸發(fā)器的可靠性，增強(qiáng)抗干擾能力，希望觸發(fā)器的次態(tài)僅僅決定于CP信號(hào)上升沿或下降沿到達(dá)時(shí)刻輸入端的狀態(tài)，而在此之前或之后輸入端的狀態(tài)對(duì)觸發(fā)器的次態(tài)毫無影響。這就是人們研制成功并被廣泛采用的邊沿觸發(fā)器，如本節(jié)介紹利用維持阻塞原理的維持阻塞D觸發(fā)器和下節(jié)介紹利用門電路傳送延遲時(shí)間的邊沿JK觸發(fā)器。邊沿JK觸發(fā)器

⑴電路組成邊沿

JK

觸發(fā)器由兩個(gè)與或非門組成的基本RS觸發(fā)器和兩個(gè)輸入控制與非門構(gòu)成。它是根據(jù)輸入信號(hào)J

、K和觸發(fā)脈沖

CP的傳送路徑不同，到達(dá)門⑴和⑵的傳送延遲時(shí)間小于到達(dá)門⑶和⑷的傳送延遲時(shí)間的原理而工作的。

時(shí)間應(yīng)滿足：

tset≥2tp

⑵工作原理

設(shè)觸發(fā)器初始狀態(tài)為Q=0，CP=0時(shí)，⑴

和

⑵

門封鎖，⑶

和⑷

門打開，輸出由Q端和反饋信號(hào)決定，觸發(fā)器保持；CP

由0變1時(shí)，⑴

和

⑵門首先解除封鎖，門另一個(gè)輸入端由Q

端和反饋信號(hào)決定，如

J=1、K=0信號(hào)經(jīng)過延遲后傳到

⑶和

⑷門，對(duì)觸發(fā)器無影響，觸發(fā)器保持；CP由1變0時(shí)，⑴

和⑵門首先封鎖，但由于與非門存在傳送延遲，其輸出端的狀態(tài)不會(huì)馬上改變。因此，在瞬間出現(xiàn)⑶

和⑷門各有一個(gè)輸入端為0態(tài)，使觸發(fā)器Q=1，并通過正反饋使觸發(fā)器維持1態(tài)不變。⑶功能描述邊沿

JK

觸發(fā)器的狀態(tài)方程和狀態(tài)真值表。邊沿JK

觸發(fā)器是CP信號(hào)下降沿觸發(fā)的邊沿觸發(fā)器。狀態(tài)方程：

舉例：單脈沖發(fā)生器

單脈沖發(fā)生器是受按鈕開關(guān)

A控制的時(shí)序電路。操作者按一次按鈕，

電路就輸出一個(gè)脈沖，脈沖高電位維持時(shí)間等于一個(gè)時(shí)鐘脈沖周期。

邏輯電路圖如下圖所示：

⑴電路組成

單脈沖發(fā)生器的電路結(jié)構(gòu)很多，本例是由兩個(gè)

JK觸發(fā)器組成。按鈕開關(guān)

A加在左側(cè)觸發(fā)器時(shí)鐘脈沖輸入端

C，連續(xù)時(shí)鐘脈沖

CP加在右側(cè)觸發(fā)器時(shí)鐘脈沖輸入端

C，右側(cè)觸發(fā)器輸出端

Q為單脈沖輸出。左側(cè)觸發(fā)器

J

=

K

=

1

為計(jì)數(shù)狀態(tài)，其直接置

0端

受右側(cè)觸發(fā)器控制，

使左側(cè)觸發(fā)器清