2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-VHDL語言筆試歷年真題薈萃含答案

2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-VHDL語言筆試歷年真題薈萃含答案（圖片大小可自由調(diào)整）第1卷一.參考題庫(共30題)1.1_Digital標(biāo)識(shí)符合法嗎？否，/12@+/呢？（）。2.12_bit標(biāo)識(shí)符合法嗎？3.請(qǐng)列出三個(gè)VHDL語言的數(shù)據(jù)類型，如實(shí)數(shù)、位等、（）。4.根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。 5.編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。6.端口模式有哪幾種？buffer類型與inout類型的端口有什么區(qū)別？7.<=是小于等于關(guān)系運(yùn)算符，又是（）操作符。8.指出下面的實(shí)體描述中存在的四處語法錯(cuò)誤并改正。 9.結(jié)構(gòu)體有三種描述方式，分別是（）、行為、和結(jié)構(gòu)化。10.根據(jù)已給出的全加器的VHDL程序，試寫出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。11.進(jìn)程執(zhí)行的機(jī)制是敏感信號(hào)（）。12.用IF語句編寫一個(gè)四選一電路，要求輸入d0～d3,s為選擇端，輸出y。13.三態(tài)門電原理圖如右圖所示，真值表如左圖所示，請(qǐng)完成其VHDL程序構(gòu)造體部分。 14.請(qǐng)簡述自上至下硬件電路設(shè)計(jì)方法的基本過程。15.表示‘0’‘1’；兩值邏輯的數(shù)據(jù)類型是bit（位），表示‘0’‘1’‘Z’等九值邏輯的數(shù)據(jù)類型是std_logic（標(biāo)準(zhǔn)邏輯），表示空操作的數(shù)據(jù)類型是（）。16./=是（）操作符，功能是在條件判斷是判斷操作符兩端不相等。17.8digital標(biāo)識(shí)符合法嗎？18.進(jìn)程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。19.進(jìn)程語句是設(shè)計(jì)人員描述結(jié)構(gòu)體時(shí)使用最為頻繁的語句，簡述其特點(diǎn)。20.一個(gè)最簡單的VHDL語言由哪幾部分組成？請(qǐng)簡述各部分的主要功能。21.簡述CPLD與FPGA的異同。22.VHDL可以采用層次化的設(shè)計(jì)，一個(gè)高層的結(jié)構(gòu)體中可以調(diào)用低層的實(shí)體23.結(jié)構(gòu)體的描述方式有幾種方式？各有什么特點(diǎn)？24.進(jìn)程的敏感信號(hào)表具有什么作用？列出敏感信號(hào)時(shí)應(yīng)注意什么？25.簡述如何利用計(jì)數(shù)器精確控制時(shí)序。26.簡述VHDL語言與計(jì)算機(jī)語言的差別。27.設(shè)D0為’1’，D1為’0’，D2為’1’，D3為’0’，D3&D2&D1&D0的運(yùn)算結(jié)果是“0101”，D1&D2&D3&D4的運(yùn)算結(jié)果是“（）”。28.VHDL的客體，或稱數(shù)據(jù)對(duì)象包括了常數(shù)、（）和（）。29.表達(dá)式C<=A+B中，A、B、C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，是否能直接進(jìn)行加法運(yùn)算？說明原因和解決方法。30.編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。第1卷參考答案一.參考題庫1.參考答案:合法2.參考答案:不合法3.參考答案:位矢量，字符，布爾量4.參考答案: 5.參考答案: 6.參考答案: Out,in,inout,buffer out(輸出):只能被賦值，用于不能反饋的輸出； in(輸入):只能讀，用于時(shí)鐘輸入、控制輸入單向數(shù)據(jù)輸入； inout(輸入輸出):既可讀又可被賦值，被讀的值是端口輸入值而不是被賦值，作為雙向端口。 buffer(緩沖):類似于輸出，但可以讀，讀的值是被賦值，用做內(nèi)部反饋用，不能作為雙向端口使用。7.參考答案:賦值運(yùn)算8.參考答案: 9.參考答案:數(shù)據(jù)流10.參考答案: 11.參考答案:發(fā)生跳變12.參考答案: 13.參考答案: 14.參考答案:規(guī)格設(shè)計(jì)；行為級(jí)描述；行為級(jí)仿真；RTL級(jí)描述；RTL級(jí)仿真；邏輯綜合、優(yōu)化；門級(jí)仿真、定時(shí)檢查；輸出門級(jí)網(wǎng)絡(luò)表。15.參考答案:NULL16.參考答案:不相等17.參考答案:不合法18.參考答案:結(jié)構(gòu)體；進(jìn)程/包/子程序19.參考答案: 它可以與其它進(jìn)程并發(fā)執(zhí)行，并可存取結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)； 進(jìn)程結(jié)構(gòu)中的所有語句都是按順序執(zhí)行的； 為了啟動(dòng)進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)量表或者包含一個(gè)wait語句； 進(jìn)程之間的通信是通過信號(hào)量的傳遞來實(shí)現(xiàn)的。20.參考答案:有實(shí)體說明和構(gòu)造體兩部分組成。實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的輸入、輸出接口信號(hào)或引腳，而構(gòu)造體部分定義了設(shè)計(jì)單元的具體構(gòu)造和操作（行為）。21.參考答案: CPLD是基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器，不需要配置外部程序寄存芯片 FPGA基于查找表技術(shù)構(gòu)造的可編程邏輯器，需要配置外部程序寄存芯片。22.參考答案:正確23.參考答案: 1.行為描述方式：只需描述輸入與輸出的行為，不關(guān)注具體的電路實(shí)現(xiàn)，一般通過一組順序的VHDL進(jìn)程來反映設(shè)計(jì)的功能和算法； 2.數(shù)據(jù)流描述方式：這種描述將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)形式的改變，即信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述； 3.結(jié)構(gòu)描述方式：多用在多層次的設(shè)計(jì)中，通過調(diào)用庫中得元件或已經(jīng)設(shè)計(jì)好的元件，進(jìn)行組合來完成實(shí)體功能的描述，它只表示元件和元件之間的互連.24.參考答案:敏感信號(hào)表中有多個(gè)敏感信號(hào)時(shí)，其中任一個(gè)信號(hào)的變化都會(huì)引起進(jìn)程啟動(dòng)，寫敏感信號(hào)表時(shí)，盡量將在進(jìn)程中被讀取的信號(hào)列全。若無敏感信號(hào)表，就必須放一個(gè)WAIT語句在進(jìn)程內(nèi)作為進(jìn)程啟動(dòng)語句25.參考答案: 只要知道晶振頻率f，即可知道周期T＝1/f； 使用一個(gè)計(jì)數(shù)器，可以通過計(jì)數(shù)值n，精確知道當(dāng)計(jì)數(shù)值為n時(shí)消耗的時(shí)間t＝nT； 上例中以n為控制條件，可以控制其它信號(hào)在某時(shí)刻變高，某時(shí)刻變低，從而產(chǎn)生精確時(shí)序； 26.參考答案: 運(yùn)行的基礎(chǔ) –計(jì)算機(jī)語言是在CPU＋RAM構(gòu)建的平臺(tái)上運(yùn)行 –VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路 執(zhí)行方式 –計(jì)算機(jī)語言基本上以串行的方式執(zhí)行 –VHDL在總體上是以并行方式工作 驗(yàn)證方式 –計(jì)算機(jī)語言主要關(guān)注于變量值的變化 –VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系27.參考答案:101028.參考答案:變量variable；信號(hào)signal29.參考答案:不能直接進(jìn)行加法運(yùn)算。因?yàn)?號(hào)只能對(duì)整數(shù)類型進(jìn)行直接相加，如果要對(duì)STD_LOGIC_VECTOR數(shù)據(jù)類型進(jìn)行+法操作，需要調(diào)用運(yùn)算符重載，即在程序的開頭打開IEEE.STD_LOGIC_UNSIGNED.ALL程序包，或者把STD_LOGIC_VECTOR數(shù)據(jù)類型改為整數(shù)類型。30.參考答案: 第2卷一.參考題庫(共30題)1.VHDL程序的基本結(jié)構(gòu)包括庫、（）、實(shí)體和結(jié)構(gòu)體。2.VHDL語言的變量和信號(hào)有什么區(qū)別？3.用IF語句編寫一個(gè)二選一電路，要求輸入a、b,sel為選擇端，輸出q。4.進(jìn)程設(shè)計(jì)要點(diǎn)是什么?5.VHDL語言中std_logic類型取值（）表示高阻，取值‘X’表示不確定。6.信號(hào)的代入通常用（），變量用（）。7.一個(gè)信號(hào)處于高阻（三態(tài)）時(shí)的值在VHDL中描述為（）。8.傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自上而下（topdown）的設(shè)計(jì)方法，利用硬件描述語言（HDL）的硬件電路設(shè)計(jì)方法采用自下而上（bottomup）的設(shè)計(jì)方法。9.任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來時(shí)，其狀態(tài)才發(fā)生改變。10.VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括（）、結(jié)構(gòu)體兩部分和對(duì)庫的引用聲明。11.簡述VHDL程序的基本結(jié)構(gòu)。12.VHDL語言的預(yù)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的。13.并置運(yùn)算符&的功能是（）。14.一個(gè)VHAL程序中僅能使用一個(gè)進(jìn)程（process）語句。15.VHDL是否區(qū)分大小寫？16.（）語句各條件間具有不同的優(yōu)先級(jí)。17.（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無關(guān)。18.請(qǐng)分別列舉一個(gè)常用的庫和程序包（）、useieee.std_logic_1164.all。19.簡述實(shí)體端口的模式。20.根據(jù)下表填寫完成一個(gè)3-8線譯碼器的VHDL程序。 21.VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫的引用聲明。22.請(qǐng)列舉三種可編程邏輯器件：EEPROM、（）、FPGA。23.判斷CLK信號(hào)上升沿到達(dá)的語句是（）.24.圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。 25.digital__8標(biāo)識(shí)符合法嗎？26.VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點(diǎn)。27.簡述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。 28.若某變量被定義為數(shù)值型變量，未賦初始值時(shí)默認(rèn)值為‘0’。29.一個(gè)完整的VHDL語言程序通常包含（），結(jié)構(gòu)體（architecture），配置（configuration），包集合（package）和庫（library）5各部分。30.整型對(duì)象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。第2卷參考答案一.參考題庫1.參考答案:程序包2.參考答案: 1，信號(hào)賦值是有一定延遲的，而變量賦值是沒有延遲的， 2，對(duì)于進(jìn)程語句來說，進(jìn)程只對(duì)信號(hào)敏感，而不對(duì)變量敏感 3，信號(hào)在莫一時(shí)刻除了具有當(dāng)前值外，還有一定的歷史信息，而變量在某一時(shí)刻只包含一個(gè)值， 4，信號(hào)可以是多進(jìn)程的的全局信號(hào)，而變量只在定義它的過程，函數(shù)，和進(jìn)程中可見， 5，信號(hào)時(shí)硬件中連線的抽象描述，其功能是保存變化的數(shù)據(jù)值和連接子元件，信號(hào)在元件的端口連接元件，變量在硬件中沒有類似的對(duì)應(yīng)關(guān)系，主要應(yīng)用于高層次的建模中。3.參考答案: 4.參考答案: PROCESS為一無限循環(huán)語句 PROCESS中的順序語句具有明顯的順序/并行運(yùn)行雙重性進(jìn)程內(nèi)部只能加載順序語句，但進(jìn)程本身是并行語句出現(xiàn)在結(jié)構(gòu)體中，它與其他并行結(jié)構(gòu)或進(jìn)程之間在結(jié)構(gòu)體中是并行運(yùn)行的 進(jìn)程語句本身是并行語句一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 進(jìn)程必須由敏感信號(hào)的變化來啟動(dòng)敏感信號(hào)表中有多個(gè)敏感信號(hào)時(shí)，其中任一個(gè)信號(hào)的變化都會(huì)引起進(jìn)程啟動(dòng)，寫敏感信號(hào)表時(shí)，盡量將在進(jìn)程中被讀取的信號(hào)列全。無敏感信號(hào)表，就必須放一WAIT語句在進(jìn)程內(nèi)作為進(jìn)程啟動(dòng)語句信號(hào)是多個(gè)進(jìn)程間的通信線在結(jié)構(gòu)體中多個(gè)進(jìn)程可以并行運(yùn)行，多個(gè)進(jìn)程之間的通信是通過信號(hào)來實(shí)現(xiàn)。因此，在任一進(jìn)程的進(jìn)程說明部分不允許定義信號(hào)5.參考答案:‘Z’6.參考答案:<=；:=7.參考答案:‘Z’8.參考答案:錯(cuò)誤9.參考答案:時(shí)鐘10.參考答案:實(shí)體11.參考答案: 庫libraryieee; 程序包useieeestd_logic_1164.all; 實(shí)體entity 實(shí)體名is 結(jié)構(gòu)體architecture 結(jié)構(gòu)體名of 配置12.參考答案:錯(cuò)誤13.參考答案:把多個(gè)位或位向量合并為一個(gè)位向量14.參考答案:錯(cuò)誤15.參考答案:不區(qū)分16.參考答案:IF17.參考答案:Moore18.參考答案:libraryieee19.參考答案: 輸入（Input）：clk、reset、en、addr等 輸出（Output）：輸出信號(hào)，不能內(nèi)部引用 雙向（Inout）：可代替所有其他模式，用于設(shè)計(jì)雙向總線 緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號(hào)20.參考答案: 21.參考答案:結(jié)構(gòu)體22.參考答案:GAL23.參考答案:ifclk’eventandclk=‘1’then24.參考答案: 25.參考答案:不合法26.參考答案: 1，行為描述：采用進(jìn)程語句，順序描述被稱為設(shè)計(jì)實(shí)體的行為， 2，數(shù)據(jù)流描述（寄存器傳輸描述）：采用進(jìn)程語句。順