集成電路中的晶體管及其寄生效應

集成電路中的晶體管及其寄生效應第1頁，課件共30頁，創(chuàng)作于2023年2月2.1理想本征集成雙極晶體管的埃伯斯－莫爾(EM)模型IE＝IB+Ic+Is集成電路中的元器件都做在同一襯底上，因此，其結(jié)構(gòu)與分立器件有很大的不同。所謂理想本征晶體管，是指在對其進行分析時，不考慮寄生效應。實際集成電路中的雙極晶體管為四層三結(jié)結(jié)構(gòu)，它的各個電極均從上面引出，而且各結(jié)的面積不同，所以有一系列的多維效應。但在近似分析雙極晶體管的直流特性時，可以簡化為一維結(jié)構(gòu)，如圖2.1(a)中虛線部分所示。第2頁，課件共30頁，創(chuàng)作于2023年2月

當NPN管工作于飽和區(qū)或反向工作區(qū)時，其BC結(jié)都處于正向偏置，此時寄生PNP管的發(fā)射結(jié)處于正向偏置，因而PNP管處于正向工作狀態(tài)，于是有電流流過C-S結(jié)，這將嚴重影響集成電路的正常工作。

PNP管為寄生晶體管，這點與分立晶體管有很大的差別，但此寄生PNP管并不是在所有的情況下都起作用的。

在實際的集成電路中，襯底始終接最負電位，以保證各隔離島之間的電絕緣，所以寄生PNP管的集電結(jié)總是反偏的，而發(fā)射結(jié)(即NPN管的集電結(jié))的偏置狀態(tài)可能正偏，也可能反偏。第3頁，課件共30頁，創(chuàng)作于2023年2月在數(shù)字集成電路中，NPN管經(jīng)?？赡芴幱陲柡突蚍聪蚬ぷ鳡顟B(tài)，此時有VBE-PNP＝VBC-NPN>0，寄生PNP管處于正向工作區(qū)。故對數(shù)字集成電路來說，減小寄生PNP管的影響就顯得特別重要。在模擬集成電路中，NPN晶體管一般處于截止區(qū)或正向工作區(qū)，所以寄生PNP管的發(fā)射結(jié)是反偏狀態(tài)，VBC-NPN＝VBE-PNP<0，因而寄生PNP管截止。第4頁，課件共30頁，創(chuàng)作于2023年2月第5頁，課件共30頁，創(chuàng)作于2023年2月2.2集成雙極晶體管的有源寄生效應第6頁，課件共30頁，創(chuàng)作于2023年2月第7頁，課件共30頁，創(chuàng)作于2023年2月第8頁，課件共30頁，創(chuàng)作于2023年2月第9頁，課件共30頁，創(chuàng)作于2023年2月2.3集成雙極晶體管的無源寄生效應

前面介紹的四層三結(jié)的晶體管EM模型中，只是描述了器件的主要過程及有源寄生效應，稱為EM1模型。實際上集成晶體管中還存在電荷存儲效應Cj、CD和從晶體管有效基區(qū)到晶體管各引出端間的歐姆體電阻。它們會對晶體管的工作產(chǎn)生影響，稱為無源寄生效應，如下圖所示。因為襯底結(jié)始終反偏，在采取各種措施后，可使αSF<0.0l，此時寄生PNP管的影響退化成一個勢壘電容Cjs，所以集成NPN管的等效電路如圖2.4，稱為EM2模型。第10頁，課件共30頁，創(chuàng)作于2023年2月一、集成NPN晶體管中的寄生電阻發(fā)射極串聯(lián)電阻rES集電極串聯(lián)電阻rCS基極串聯(lián)電阻rB二、集成NPN晶體管中的寄生電容PN結(jié)勢壘電容Cj擴散電容CD第11頁，課件共30頁，創(chuàng)作于2023年2月2.4集成電路中的PNP管

雙極集成電路中的基本器件是NPN管，但在模擬電路中也往往需要PNP管，如運算放大器的輸入級、輸出級的有源負載等都經(jīng)常使用PNP管。因為集成電路的工藝主要是針對大量應用的NPN晶體管設計的，因此在一般情況下，PNP管都是在與NPN管制造工藝兼容的情況下制造的，這樣制得的PNP管必然β小、fT低。雖然PNP管的單管性能不如NPN管，但在集成電路中由于使用了PNP管，而使電路的性能得到了很大的改善；而且橫向PNP管的問世，也促使了I2L電路的實現(xiàn)。在集成電路中常用的PNP管主要有兩大類：橫向PNP管和襯底PNP管。第12頁，課件共30頁，創(chuàng)作于2023年2月一、橫向PNP管1、橫向PNP管的結(jié)構(gòu)、特性及其寄生PNP管第13頁，課件共30頁，創(chuàng)作于2023年2月2、多集電極橫向PNP管3、大電流增益的復合PNP管第14頁，課件共30頁，創(chuàng)作于2023年2月二、襯底PNP管三、自由集電極縱向PNP管第15頁，課件共30頁，創(chuàng)作于2023年2月2.5集成二極管在集成電路中的二極管，多數(shù)是通過對集成晶體管的不同接法而形成的，所以不增加新的工序，且可靈活地采用不同的接法得到電參數(shù)不同的二極管，以滿足集成電路的不同要求。在集成電路中也可以利用單獨的一個硼擴散結(jié)形成的二極管。一、一般集成二極管各種集成二極管的特性比較如表2．2所示。二極管接法的選擇由電路對正向壓降、動態(tài)電阻rd、電容、存儲時間tS和擊穿電壓的不同要求來決定，因為只要工藝掌握得好，六種形式二極管的漏電流相差不多。第16頁，課件共30頁，創(chuàng)作于2023年2月最常用的有兩種：①BC短接二極管，因為沒有寄生PNP效應，且存儲時間最短，正向壓降低，故一般DTL電路的輸入端的門二極管都采用這種接法；②單獨BC結(jié)二極管，因為它不需要發(fā)射結(jié)，所以面積可以做得很小，正向壓降也低，且擊穿電壓高。第17頁，課件共30頁，創(chuàng)作于2023年2月二、集成齊納二極管和次表面齊納管1、集成齊納二極管集成電路中的齊納二極管一般是反向工作的BC短接二極管，因此與制作一般NPN管的工藝兼容。利用一般工藝可獲得的VZ＝BVEBO約為6～9V。2、次表面齊納管一般的齊納管由于擊穿發(fā)生在表面，因而輸出噪聲電壓較大，次表面齊納管是設法把擊穿由表面引入體內(nèi)。可以用擴散法和離子注入法來形成次表面齊納管。擴散法是在N+發(fā)射區(qū)內(nèi)加一道深P+擴散，使擊穿發(fā)生在N+與P+的接觸圈上(稱次表面)。第18頁，課件共30頁，創(chuàng)作于2023年2月離子注入法摻雜可以精確控制摻雜的濃度和深度，利用離子注入法來制造次表面齊納管，可望得到較精確的Vz值。離子注入次表面齊納管的結(jié)構(gòu)如圖2.2l所示，它是在P型基區(qū)擴散和N+發(fā)射區(qū)擴散后，增加一次硼離子注入而成。第19頁，課件共30頁，創(chuàng)作于2023年2月2.6肖特基勢壘二極管(SBD)和肖特基箝位晶體管(SCT)一、肖特基勢壘二極管由半導體物理的知識可知，鋁和N型硅接觸形成的肖特基勢壘具有類似于PN結(jié)的整流特性，其V－I關系為第20頁，課件共30頁，創(chuàng)作于2023年2月在小注入時，SBD是多子導電器件，所以沒有PN結(jié)中的少子存儲問題，從而使得當外加電壓改變時，其響應速度快。第21頁，課件共30頁，創(chuàng)作于2023年2月二、肖特基箝位晶體管

在TTL電路中，開關管對IB的要求是矛盾的。在導通時，要求導通快，所以要求IB大，因此基區(qū)存儲電荷增大；而在由導通變?yōu)榻刂箷r，要求存儲電荷少，以加快速度。若用SCT代替一般的NPN管可以較好地解決此矛盾。

SCT的典型結(jié)構(gòu)如圖2.23所示，N型外延層作SBD的陰極，電路互連用的鋁膜作為SBD的陽極，所以其制作工藝完全和TTL工藝兼容。1、SCT的結(jié)構(gòu)和特點

SBD可以使晶體管VBC箝位在SBD的導通電壓上，避免了晶體管進入深飽和狀態(tài)，使存儲電荷下降，電路速度加快。第22頁，課件共30頁，創(chuàng)作于2023年2月2、SCT的等效電路及工作特點第23頁，課件共30頁，創(chuàng)作于2023年2月2.7MOS集成電路中的有源寄生效應一、場區(qū)寄生MOSFET在MOS集成電路中，當一條鋁線跨接兩個相鄰的擴散區(qū)時(見圖(a))，就形成了一個以A、B為源、漏，以C為柵的場區(qū)寄生MOSFET。由于擴散區(qū)A、B和鋁線C上的電壓是相互獨立變化的，當鋁線C上的電壓使鋁線下的襯底反型形成溝道時，就會導致A、B間有電流流通，而使電路失效或參數(shù)變壞。為了防止場區(qū)寄生MOSFET的導通，必須提高其開啟電壓(稱場開啟電壓)。以多晶硅為柵的另一種場區(qū)寄生MOSFET，如圖(b)所示。由于鋁線下的場氧化層要比多晶硅下的場氧化層厚所以以多晶硅為柵的場區(qū)寄生MOSFET更不能忽視。第24頁，課件共30頁，創(chuàng)作于2023年2月在MOS集成電路中有兩類寄生雙極型晶體管，一類是以正常的MOSFET的源、漏和襯底為E、C、B的寄生三極管，如圖(a)；另一類則是由場區(qū)MOSFET的源、漏和襯底形成的寄生三極管，如圖(b)。二、寄生雙極型晶體管無論哪類寄生三極管，只要有效基區(qū)寬度足夠窄，且又有一個PN結(jié)正偏，此時，即使相應的MOSFET未導通，也可能由于寄生三極管的導通或襯底注入而產(chǎn)生寄生電流，導致電路性能的衰退或電路失效。在圖2.27(a)中，若N+源極電壓比P型襯底還要低，就會有電子注入到襯底，當有效基區(qū)(即MOSFET的有效溝道長度)足夠窄，且漏端的電壓高于襯底時，這些電子就被N+漏區(qū)收集，于是寄生NPN管導通。第25頁，課件共30頁，創(chuàng)作于2023年2月三、寄生PNPN效應從圖2.29可以看到，在P阱CMOS電路中，以N型襯底為基區(qū)，P＋源區(qū)或漏區(qū)為發(fā)射區(qū)，P阱為集電區(qū)形成一個PNP寄生三極管；而以P阱為基區(qū)，N＋源區(qū)或漏區(qū)為發(fā)射區(qū)，N型襯底為集電區(qū)又形成另一個寄生NPN三極管。圖中的Rs、Rw為襯底和阱的電阻。因此CMOS電路不可避免地構(gòu)成了PNPN可控硅(SCR)結(jié)構(gòu)。當CMOS集成電路接通電源后，在一定的外界因素的觸發(fā)下，會出現(xiàn)如圖2.30所示的負阻電流特性，它和PNPN器件的閘流特性很相似。這種現(xiàn)象被稱為PNPN效應或“閘流效應”或“自鎖效應”或“閂鎖效應”，它不僅會造成電路功能混亂，而且往往會引起電路損壞。第26頁，課件共30頁，創(chuàng)作于2023年2月2.8集成電路中的MOS晶體管模型集成電路中的MOS晶體管與分立器件MOS晶體管在結(jié)構(gòu)上大體相同(但CMOS集成電路中的某一種做在阱中的MOS晶體管的結(jié)構(gòu)與分立器件MOS晶件管不同)，只是在分立器件MOS晶體管中，一般把源端與地(對于NMOS管)或VDD(對于PMOS管)相連，所以不存在襯偏效應，源端和漏端也不能互換；另外，CMOS集成電路中做在阱中的MOS晶體管由于比一般MOS管(指阱外MOS管)多了一層，因而寄生效應增加，但在MOS管的特性分析上仍可用一般MOS管的模型。為了正確進行MOS集成電路的設計，需要了解MOS晶體管的模型。因為MOS晶體管的模型及所取模型參數(shù)的精度，將