集成邏輯門(mén)電路

集成邏輯門(mén)電路第1頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/211一.按采用的半導(dǎo)體器件分類：1.按采用的半導(dǎo)體器件分I2L電路：集成注入邏輯門(mén)CMOS電路NMOS電路PMOS電路ECL電路：射極耦合邏輯門(mén)HTL電路TTL電路：晶體管—晶體管邏輯門(mén)MOS型集成電路雙極型集成電路12.1數(shù)字集成電路的分類第2頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月二.按集成度（單個(gè)芯片所含門(mén)的個(gè)數(shù)）區(qū)分：1.小規(guī)模集成電路SSI（SmallScaleIntegration，100門(mén)以下/片）2.中規(guī)模集成電路MSI（MediumScaleIntegration，100~999門(mén)/片）3.大規(guī)模集成電路LSI（LargeScaleIntegration，1000~99999門(mén)/片）4.超大規(guī)模集成電路VLSI（ＶeryLargeScaleIntegration,10萬(wàn)門(mén)以上/片)第3頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月三.按數(shù)字系統(tǒng)設(shè)計(jì)方法分類:1.通用型中規(guī)模（MSI），小規(guī)模（SSI）集成邏輯件。2.由軟件組態(tài)的大規(guī)模（LSI），超大規(guī)模（VLSI）集成邏輯器件，如微處理器、單片機(jī)、通用和專用數(shù)字信號(hào)處理器等。3.專用集成電路（ASIC）全定制半定制PLDPROMPLAPALGALCPLDFPGA第4頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月12.2半導(dǎo)體器件的開(kāi)關(guān)特性12.2.1

二極管的開(kāi)關(guān)特性

12.2.2

三極管的開(kāi)關(guān)特性

第5頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21512.2半導(dǎo)體器件的開(kāi)關(guān)特性數(shù)字電路中的晶體二極管、三極管和MOS管工作在開(kāi)關(guān)狀態(tài)。導(dǎo)通狀態(tài)：相當(dāng)于開(kāi)關(guān)閉合截止?fàn)顟B(tài)：相當(dāng)于開(kāi)關(guān)斷開(kāi)。邏輯變量←→兩狀態(tài)開(kāi)關(guān)：在邏輯代數(shù)中邏輯變量有兩種取值：0和1；電子開(kāi)關(guān)有兩種狀態(tài)：閉合、斷開(kāi)。半導(dǎo)體二極管、三極管和MOS管，則是構(gòu)成這種電子開(kāi)關(guān)的基本開(kāi)關(guān)元件。第6頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/216

(1)靜態(tài)特性：斷開(kāi)時(shí)，開(kāi)關(guān)兩端的電壓不管多大，等效電阻ROFF=無(wú)窮，電流IOFF=0。

閉合時(shí)，流過(guò)其中的電流不管多大，等效電阻RON=0，電壓UAK=0。

(2)動(dòng)態(tài)特性：開(kāi)通時(shí)間ton=0

關(guān)斷時(shí)間toff=0

理想開(kāi)關(guān)的開(kāi)關(guān)特性：

第7頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/217客觀世界中，沒(méi)有理想開(kāi)關(guān)。乒乓開(kāi)關(guān)、繼電器、接觸器等的靜態(tài)特性十分接近理想開(kāi)關(guān)，但動(dòng)態(tài)特性很差，無(wú)法滿足數(shù)字電路一秒鐘開(kāi)關(guān)幾百萬(wàn)次乃至數(shù)千萬(wàn)次的需要。半導(dǎo)體二極管、三極管和MOS管做為開(kāi)關(guān)使用時(shí)，其靜態(tài)特性不如機(jī)械開(kāi)關(guān)，但動(dòng)態(tài)特性很好。第8頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21812.2.1二極管的開(kāi)關(guān)特性

1.靜態(tài)特性及開(kāi)關(guān)等效電路正向?qū)〞r(shí)UD(ON)≈0.7V（硅）

0.3V（鍺）RD≈幾Ω～幾十Ω相當(dāng)于開(kāi)關(guān)閉合圖2-1二極管的伏安特性曲線二極管靜態(tài)特性是指二極管處于導(dǎo)通和截至兩種穩(wěn)定狀態(tài)下的特性。第9頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/219反向截止時(shí)反向飽和電流極小反向電阻很大（約幾百kΩ）相當(dāng)于開(kāi)關(guān)斷開(kāi)圖2-1二極管的伏安特性曲線第10頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2110圖2-2二極管的開(kāi)關(guān)等效電路(a)導(dǎo)通時(shí)(b)截止時(shí)圖2-1二極管的伏安特性曲線開(kāi)啟電壓理想化伏安特性曲線第11頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21112.動(dòng)態(tài)特性：動(dòng)態(tài)特性是指二極管在導(dǎo)通與截至兩種狀態(tài)轉(zhuǎn)換過(guò)程中的特性，它表現(xiàn)為完成兩種狀態(tài)之間的轉(zhuǎn)換需要一定的時(shí)間。開(kāi)通時(shí)間：從反向截止變?yōu)檎驅(qū)ㄋ枰臅r(shí)間。反向恢復(fù)時(shí)間tre：二極管從正向?qū)ǖ椒聪蚪刂顾璧臅r(shí)間。一般反向恢復(fù)時(shí)間比開(kāi)通時(shí)間大得多。

tre一般為納秒數(shù)量級(jí)（通常tre≤5ns）。第12頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/211212.2.2三極管的開(kāi)關(guān)特性

1.靜態(tài)特性及開(kāi)關(guān)等效電路在數(shù)字電路中，三極管作為開(kāi)關(guān)元件，主要工作在飽和和截止兩種開(kāi)關(guān)狀態(tài)，放大區(qū)只是極短暫的過(guò)渡狀態(tài)。圖2-3三極管的三種工作狀態(tài)（a）電路（b）輸出特性曲線第13頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2113開(kāi)關(guān)等效電路(1)截止?fàn)顟B(tài)條件：發(fā)射結(jié)和集電結(jié)均反偏特點(diǎn)：電流約為0第14頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2114(2)飽和狀態(tài)條件：發(fā)射結(jié)正偏，集電結(jié)正偏特點(diǎn)：UBES=0.7V，UCES=0.3V/硅第15頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2115圖2-4三極管開(kāi)關(guān)等效電路(a)截止時(shí)(b)飽和時(shí)第16頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21162.三極管的開(kāi)關(guān)時(shí)間（動(dòng)態(tài)特性）圖2-5三極管的開(kāi)關(guān)時(shí)間

開(kāi)啟時(shí)間ton

上升時(shí)間tr延遲時(shí)間td關(guān)閉時(shí)間toff下降時(shí)間tf存儲(chǔ)時(shí)間ts第17頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2117(1)開(kāi)啟時(shí)間ton

三極管從截止到飽和所需的時(shí)間。

ton=td+tr

td：延遲時(shí)間

tr：上升時(shí)間(2)關(guān)閉時(shí)間toff

三極管從飽和到截止所需的時(shí)間。

toff=ts+tf

ts

：存儲(chǔ)時(shí)間（幾個(gè)參數(shù)中最長(zhǎng)的；飽和越深越長(zhǎng)）tf

：下降時(shí)間toff>ton

。開(kāi)關(guān)時(shí)間一般在納秒數(shù)量級(jí)。第18頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2118門(mén)電路的概念：實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路，叫邏輯門(mén)電路。實(shí)現(xiàn)與運(yùn)算的叫與門(mén)，實(shí)現(xiàn)或運(yùn)算的叫或門(mén)，實(shí)現(xiàn)非運(yùn)算的叫非門(mén)，也叫做反相器，等等。分立元件門(mén)電路和集成門(mén)電路:

分立元件門(mén)電路：用分立的元件和導(dǎo)線連接起來(lái)構(gòu)成的門(mén)電路。簡(jiǎn)單、經(jīng)濟(jì)、功耗低，負(fù)載差。集成門(mén)電路：把構(gòu)成門(mén)電路的元器件和連線都制作在一塊半導(dǎo)體芯片上，再封裝起來(lái)，便構(gòu)成了集成門(mén)電路?，F(xiàn)在使用最多的是CMOS和TTL集成門(mén)電路。12.3邏輯門(mén)電路第19頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/211912.3.1二極管與門(mén)電路

1.電路2.工作原理A、B為輸入信號(hào)（高電平+3V或低電平0V）F為輸出信號(hào)VCC＝+5V表2-1電路輸入與輸出電壓的關(guān)系A(chǔ)BF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V第20頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2120用邏輯1表示高電平（此例為≥+2.3V）用邏輯0表示低電平（此例為≤0.7V）ABF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V3.邏輯賦值并規(guī)定高低電平4.真值表ABF000010100111表2-2二極管與門(mén)的真值表A、B全1，F(xiàn)才為1?？梢?jiàn)實(shí)現(xiàn)了與邏輯第21頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21215.邏輯符號(hào)6.工作波形(又一種表示邏輯功能的方法）7.邏輯表達(dá)式F＝AB圖2-6

二極管與門(mén)（a）電路（b）邏輯符號(hào)（c）工作波形第22頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2122

12.3.2二極管或門(mén)電路

1.電路2.工作原理電路輸入與輸出電壓的關(guān)系A(chǔ)BF0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VA、B為輸入信號(hào)（+3V或0V）F

為輸出信號(hào)第23頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21234.真值表ABF0V0V0V0V3V2.3V3V0V2.3V3V3V2.3V可見(jiàn)實(shí)現(xiàn)了或邏輯3.邏輯賦值并規(guī)定高低電平用邏輯1表示高電平（此例為≥+2.3V）用邏輯0表示低電平（此例為≤0V）ABF000011101111A、B有1，F(xiàn)就1。表2-2二極管或門(mén)的真值表第24頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2124圖2-7二極管或門(mén)（a）電路（b）邏輯符號(hào)（c）工作波形5.邏輯符號(hào)6.工作波形7.邏輯表達(dá)式F＝A+B第25頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2125

12.3.3關(guān)于高低電平的概念及狀態(tài)賦值電位指絕對(duì)電壓的大小；電平指一定的電壓范圍。高電平和低電平：在數(shù)字電路中分別表示兩段電壓范圍。例：上面二極管與門(mén)電路中規(guī)定高電平為≥2.3V，低電平≤0.7V。又如，TTL電路中，通常規(guī)定高電平的額定值為3V，但從2V到5V都算高電平；低電平的額定值為0.3V，但從0V到0.8V都算作低電平。1.關(guān)于高低電平的概念

第26頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21262.邏輯狀態(tài)賦值

在數(shù)字電路中，用邏輯0和邏輯1分別表示輸入、輸出高電平和低電平的過(guò)程稱為邏輯賦值。經(jīng)過(guò)邏輯賦值之后可以得到邏輯電路的真值表，便于進(jìn)行邏輯分析。第27頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2127

12.3.4非門(mén)（反相器）

圖2-8非門(mén)(a)電路（b）邏輯符號(hào)1.電路2.工作原理A、B為輸入信號(hào)（+3V或0V）F

為輸出信號(hào)AF0V+3V3V0.3V第28頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21283.邏輯賦值并規(guī)定高低電平用邏輯1表示高電平（此例為≥+2.3V）用邏輯0表示低電平（此例為≤0.7V）4.真值表AF0V+3V3V0VAF0110表2-4三極管非門(mén)的真值表A與F相反可見(jiàn)實(shí)現(xiàn)了非邏輯Y=A第29頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2129

12.3.5關(guān)于正邏輯和負(fù)邏輯的概念

正邏輯體系：用1表示高電平，用0表示低電平。負(fù)邏輯體系：用1表示低電平，用0表示高電平。1.正負(fù)邏輯的規(guī)定2.正負(fù)邏輯的轉(zhuǎn)換對(duì)于同一個(gè)門(mén)電路，可以采用正邏輯，也可以采用負(fù)邏輯。本書(shū)若無(wú)特殊說(shuō)明，一律采用正邏輯體制。同一個(gè)門(mén)電路，對(duì)正、負(fù)邏輯而言，其邏輯功能是不同的。第30頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2130ABF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V正與門(mén)相當(dāng)于負(fù)或門(mén)二極管與門(mén)電路用正邏輯ABF000010100111正與門(mén)用負(fù)邏輯負(fù)或門(mén)ABF111101011000第31頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/213112.3.6TTL集成邏輯門(mén)電路輸入級(jí)由多發(fā)射極晶體管T1和基極電阻R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算輸出級(jí)：由T3、T4、T5和R4、R5組成其中T3、T4構(gòu)成復(fù)合管，與T5組成推拉式輸出結(jié)構(gòu)。具有較強(qiáng)的負(fù)載能力中間級(jí)由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個(gè)相位相反的電壓信號(hào)第32頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21321TTL與非門(mén)工作原理

輸入端至少有一個(gè)接低電平0.3V3.6V3.6V1V3.6VT1管:A端發(fā)射結(jié)導(dǎo)通，Vb1=VA+Vbe1=1V，其它發(fā)射結(jié)均因反偏而截止.

5-0.7-0.7=3.6VVb1=1V,所以T2、T5截止,VC2≈Vcc=5V,T3：飽和狀態(tài)。T4：放大狀態(tài)。電路輸出高電平為：5V第33頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2133

輸入端全為高電平3.6V3.6V2.1V0.3VT1:Vb1=Vbc1+Vbe2+Vbe5=0.7V×3=2.1V因此輸出為邏輯低電平VOL=0.3V3.6V發(fā)射結(jié)反偏而集電極正偏.處于倒置放大狀態(tài)T2：飽和狀態(tài)T3：Vc2=Vces2+Vbe5≈1V，使T3導(dǎo)通，Ve3=Vc2-Vbe3=1-0.7≈0.3V，使T4截止。T5：飽和狀態(tài)，1TTL與非門(mén)工作原理第34頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21341TTL與非門(mén)工作原理

輸入端全為高電平，輸出為低電平

輸入至少有一個(gè)為低電平時(shí)，輸出為高電平由此可見(jiàn)電路的輸出和輸入之間滿足與非邏輯關(guān)系T1：倒置放大狀態(tài)T2：飽和狀態(tài)T3：導(dǎo)通狀態(tài)T4：截止?fàn)顟B(tài)T5：飽和狀態(tài)T2：截止?fàn)顟B(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止?fàn)顟B(tài)第35頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21352主要外部特性參數(shù)

TTL與非門(mén)的主要外部特性參數(shù)有輸出邏輯電平、開(kāi)門(mén)電平、關(guān)門(mén)電平、扇入系數(shù)、扇出系數(shù)、平均傳輸時(shí)延和空載功耗等。(1)輸出高電平VOH

：輸出高電平VOH是指至少有一個(gè)輸入端接低電平時(shí)的輸出電平。VOH的典型值是3.6V。產(chǎn)品規(guī)范值為VOH≥2.4V。(2)輸出低電平VOL：輸出低電平VOL是指輸入全為高電平時(shí)的輸出電平。VOL的典型值是0.3V，產(chǎn)品規(guī)范值為VOL≤0.4V。第36頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2136(3)開(kāi)門(mén)電平VON

：開(kāi)門(mén)電平VON是指在額定負(fù)載下，使輸出電平達(dá)到標(biāo)準(zhǔn)低電平VSL的輸入電平，即指確保與非門(mén)輸出為低電平時(shí)所允許的最小輸入高電平。它表示使與非門(mén)開(kāi)通的最小輸入高電平。

VON的產(chǎn)品規(guī)范值為VON≤1.8V。開(kāi)門(mén)電平的大小反映了高電平抗干擾能力，VON

愈小，在輸入高電平時(shí)的抗干擾能力愈強(qiáng)。

(4)關(guān)門(mén)電平VOFF

：關(guān)門(mén)電平VOFF是指輸出空載時(shí)，使輸出電平達(dá)到標(biāo)準(zhǔn)高電平的輸入電平，即指確保與非門(mén)輸出為高電平時(shí)所允許的最大輸入低電平。它表示使與非門(mén)關(guān)斷所允許的最大輸入低電平。

VOFF

的產(chǎn)品規(guī)范值VOFF≥0.8V。關(guān)門(mén)電平的大小反映了低電平抗干擾能力，VOFF越大，在輸入低電平時(shí)的抗干擾能力越強(qiáng)。第37頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2137(5)扇入系數(shù)Ni：扇入系數(shù)Ni是指與非門(mén)允許的輸入端數(shù)目。

一般Ni為2～5，最多不超過(guò)8。當(dāng)應(yīng)用中要求輸入端數(shù)目超過(guò)Ni時(shí)，可通過(guò)分級(jí)實(shí)現(xiàn)的方法減少對(duì)扇入系數(shù)的要求。(6)扇出系數(shù)N0：扇出系數(shù)N0是指與非門(mén)輸出端連接同類門(mén)的最多個(gè)數(shù)。它反映了與非門(mén)的帶負(fù)載能力，一般N0≥8。扇入和扇出是反映門(mén)電路互連性能的指標(biāo)。(7)輸入短路電流IIS：輸入短路電流IIs是指當(dāng)與非門(mén)的某一個(gè)輸入端接地而其余輸入端懸空時(shí)，流過(guò)接地輸入端的電流。在實(shí)際電路中，IIS是流入前級(jí)與非門(mén)的灌電流，它的大小將直接影響前級(jí)與非門(mén)的工作情況。輸入短路電流的產(chǎn)品規(guī)范值IIS≤1.6mA。第38頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2138(8)高電平輸入電流IiH：高電平輸入電流IiH是指某一輸入端接高電平，而其他輸入端接地時(shí)，流入高電平輸入端的電流，又稱為輸入漏電流。一般IiH≤50μA。(9)平均傳輸延遲時(shí)間tpd:

平均傳輸延遲時(shí)間tpd是指一個(gè)矩形波信號(hào)從與非門(mén)輸入端傳到與非門(mén)輸出端(反相輸出)所延遲的時(shí)間。通常將從輸入波上沿中點(diǎn)到輸出波下沿中點(diǎn)的時(shí)間延遲稱為導(dǎo)通延遲時(shí)間tpdL；從輸入波下沿中點(diǎn)到輸出波上沿中點(diǎn)的時(shí)間延遲稱為截止延遲時(shí)間tpdH。平均延遲時(shí)間定義為

tpd=(tpdL+tpdH)/2

平均延遲時(shí)間是反映與非門(mén)開(kāi)關(guān)速度的一個(gè)重要參數(shù)。Tpd

的典型值約10ns，一般小于40ns。第39頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2139(10)空載功耗P：空載功耗是當(dāng)與非門(mén)空載時(shí)電源總電流ICC和電源電壓UCC的乘積。輸出為低電平時(shí)的功耗稱為空載導(dǎo)通功耗PON，輸出為高電平時(shí)的功耗稱為空載截止功耗POFF

，PON大于POFF。平均功耗P=(PON+POFF)/2

一般P＜50mW,如74H系列門(mén)電路平均功耗為22mW。第40頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21403.TTL與非門(mén)集成電路芯片

TTL與非門(mén)集成電路芯片種類很多，常用的TTL與非門(mén)集成電路芯片有7400和7420等。

7400的引腳分配圖如圖(a)所示；7420的引腳分配圖如圖(b)所示。圖中，UCC為電源引腳，GND為接地腳，NC為空腳。第41頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2141

TTL門(mén)電路中的非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)、同或門(mén)等，自學(xué)4.其它類型的TTL門(mén)電路第42頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/214212.3.7兩種特殊的門(mén)電路

1集電極開(kāi)路門(mén)（OC門(mén)）為何要采用集電極開(kāi)路門(mén)呢？

推拉式輸出電路結(jié)構(gòu)存在局限性。

輸出端不能并聯(lián)使用。若兩個(gè)門(mén)的輸出一高一低，當(dāng)兩個(gè)門(mén)的輸出端并聯(lián)以后，必然有很大的電流同時(shí)流過(guò)這兩個(gè)門(mén)的輸出級(jí)，而且電流的數(shù)值遠(yuǎn)遠(yuǎn)超過(guò)正常的工作電流，可能使門(mén)電路損壞。而且，輸出端也呈現(xiàn)不高不低的電平，不能實(shí)現(xiàn)應(yīng)有的邏輯功能。

集電極開(kāi)路門(mén)（簡(jiǎn)稱OC門(mén)）就是為克服以上局限性而設(shè)計(jì)的一種TTL門(mén)電路。第43頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2143圖2-18推拉式輸出級(jí)并聯(lián)的情況01很大的電流不高不低的電平：1/0?第44頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2144

(1)電路結(jié)構(gòu)：輸出級(jí)是集電極開(kāi)路的。1．集電極開(kāi)路門(mén)的電路結(jié)構(gòu)

(2)邏輯符號(hào)：用“

”表示集電極開(kāi)路。圖2-19集電極開(kāi)路的TTL與非門(mén)（a）電路（b）邏輯符號(hào)集電極開(kāi)路第45頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2145

(3)工作原理：當(dāng)VT3飽和，輸出低電平UOL＝0.3V；當(dāng)VT3截止，由外接電源E通過(guò)外接上拉電阻提供高電平UOH＝E。

因此，

OC門(mén)電路必須外接電源和負(fù)載電阻，才能提供高電平輸出信號(hào)。第46頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2146

(1)OC門(mén)的輸出端并聯(lián)，實(shí)現(xiàn)線與功能。

RL為外接負(fù)載電阻。圖2-20OC門(mén)的輸出端并聯(lián)實(shí)現(xiàn)線與功能

Y1Y2Y000010100111Y1=ABY2=CD2.OC門(mén)的應(yīng)用舉例第47頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2147圖2-21用OC門(mén)實(shí)現(xiàn)電平轉(zhuǎn)換的電路

（2）用OC門(mén)實(shí)現(xiàn)電平轉(zhuǎn)換第48頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21482三態(tài)輸出門(mén)電路（TS門(mén)）三態(tài)門(mén)電路的輸出有三種可能出現(xiàn)的狀態(tài)：高電平、低電平、高阻。何為高阻狀態(tài)？

懸空、懸浮狀態(tài)，又稱為禁止?fàn)顟B(tài)。測(cè)電阻為∞，故稱為高阻狀態(tài)。測(cè)電壓為0V，但不是接地。因?yàn)閼铱?，所以測(cè)其電流為0A。第49頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2149(1)電路結(jié)構(gòu)：增加了控制輸入端（Enable）。1．三態(tài)門(mén)的電路結(jié)構(gòu)(2)工作原理：01截止Y＝AB

EN=0時(shí)，電路為正常的與非工作狀態(tài)，所以稱控制端低電平有效。第50頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/215010導(dǎo)通1.0V1.0V截止截止懸空當(dāng)EN=1時(shí)，門(mén)電路輸出端處于懸空的高阻狀態(tài)。第51頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2151控制端高電平有效的三態(tài)門(mén)(2)邏輯符號(hào)控制端低電平有效的三態(tài)門(mén)用“▽”表示輸出為三態(tài)。高電平有效低電平有效第52頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/21522．三態(tài)門(mén)的主要應(yīng)用－實(shí)現(xiàn)總線傳輸要求各門(mén)的控制端EN輪流為高電平，且在任何時(shí)刻只有一個(gè)門(mén)的控制端為高電平。圖2-23用三態(tài)門(mén)實(shí)現(xiàn)總線傳輸

如有8個(gè)門(mén)，則8個(gè)EN端的波形應(yīng)依次為高電平，如下頁(yè)所示。第53頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2153第54頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2154一CMOS反相器二其它類型的CMOS門(mén)電路12.3.8CMOS

門(mén)電路第55頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2155

MOS門(mén)電路：以MOS管作為開(kāi)關(guān)元件構(gòu)成的門(mén)電路。

MOS門(mén)電路，尤其是CMOS門(mén)電路具有制造工藝簡(jiǎn)單、集成度高、抗干擾能力強(qiáng)、功耗低、價(jià)格便宜等優(yōu)點(diǎn)，得到了十分迅速的發(fā)展。12.3.8CMOS門(mén)電路第56頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2156一CMOS反相器1．MOS管的開(kāi)關(guān)特性

MOS管有NMOS管和PMOS管兩種。當(dāng)NMOS管和PMOS管成對(duì)出現(xiàn)在電路中，且二者在工作中互補(bǔ)，稱為CMOS管(意為互補(bǔ))。

MOS管有增強(qiáng)型和耗盡型兩種。在數(shù)字電路中，多采用增強(qiáng)型。第57頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2157圖2-24NMOS管的電路符號(hào)及轉(zhuǎn)移特性

(a)電路符號(hào)（b）轉(zhuǎn)移特性D接正電源截止導(dǎo)通導(dǎo)通電阻相當(dāng)小

（1）NMOS管的開(kāi)關(guān)特性

第58頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2158圖2-25PMOS管的電路符號(hào)及轉(zhuǎn)移特性

(a)電路符號(hào)（b）轉(zhuǎn)移特性D接負(fù)電源

（2）PMOS管的開(kāi)關(guān)特性

導(dǎo)通導(dǎo)通電阻相當(dāng)小截止第59頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2159圖2-26CMOS反相器PMOS管負(fù)載管NMOS管驅(qū)動(dòng)管

開(kāi)啟電壓|UTP|=UTN，且小于VDD。2．CMOS反相器的工作原理

（1）基本電路結(jié)構(gòu)第60頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2160（2）工作原理圖2-26CMOS反相器UIL=0V截止導(dǎo)通UOH≈VDD當(dāng)uI=UIL=0V時(shí)，VTN截止，VTP導(dǎo)通，

uO=UOH≈VDD

第61頁(yè)，課件共68頁(yè)，創(chuàng)作于2023年2月2024/3/2161圖2-26