MOOC 數(shù)字邏輯與集成電路設(shè)計(jì)（ASIC 設(shè)計(jì)）-電子科技大學(xué) 中國大學(xué)慕課答案

MOOC數(shù)字邏輯與集成電路設(shè)計(jì)（ASIC設(shè)計(jì)）-電子科技大學(xué)中國大學(xué)慕課答案數(shù)字邏輯電路設(shè)計(jì)基礎(chǔ)單元測驗(yàn)1、問題：二進(jìn)制數(shù)的進(jìn)位關(guān)系是逢二進(jìn)一，所以1+1=10。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】2、問題：數(shù)字電路中晶體三極管一般工作在截止或飽和狀態(tài)。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】3、問題：數(shù)字電路輸出只有0和1兩種狀態(tài)。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】4、問題：(30.25)?十進(jìn)制?=?(11110.01)?二進(jìn)制選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】5、問題：按照電路結(jié)構(gòu)和工作原理的不同分為：組合邏輯電路和時(shí)序邏輯電路。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】6、問題：L=AB是或運(yùn)算。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】7、問題：BCD碼是指用4位二進(jìn)制代碼來表示十進(jìn)制數(shù)的十個(gè)數(shù)碼。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】8、問題：CMOS中門電路中輸入端懸空作邏輯0使用。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】9、問題：用或非門可以實(shí)現(xiàn)3種基本的邏輯運(yùn)算。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】10、問題：在數(shù)字電路中，邏輯功能相同的TTL門和CMOS門芯片可以互相替代使用。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】11、問題：采用奇偶校驗(yàn)電路可以發(fā)現(xiàn)代碼傳送過程中的所有錯(cuò)誤。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】12、問題：“0”的補(bǔ)碼只有一種形式。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】13、問題：卡諾圖中，兩個(gè)相鄰的最小項(xiàng)至少有一個(gè)變量互反。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】14、問題：A0=A選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】15、問題：無關(guān)項(xiàng)和約束項(xiàng)都不影響電路功能。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】硬件描述語言基礎(chǔ)單元測驗(yàn)1、問題：以下代碼描述的是？assignc=?。╝b）;選項(xiàng)：A、與門B、或門C、與非門D、或非門正確答案:【與非門】2、問題：以下代碼描述的是？assignc=！（a^b）;選項(xiàng)：A、異或門B、或非門C、同或門D、或門正確答案:【同或門】3、問題：以下代碼描述的是？assign{c,d}=a+b;選項(xiàng)：A、加法器B、全加器C、半加器D、乘法器正確答案:【半加器】4、問題：以下代碼描述中變量c表示的？assign{c,d}=a+b;選項(xiàng)：A、和B、進(jìn)位C、輸入D、輸出正確答案:【進(jìn)位】5、問題：在以下代碼中，變量c的位寬是？assignc=a選項(xiàng)：A、0B、1C、2D、3正確答案:【1】6、問題：如果想代碼有意義，在以下代碼中，變量a的位寬至少是？assignc=a選項(xiàng)：A、0B、1C、2D、3正確答案:【2】7、問題：以下代碼描述的是？assignc=d？a：b;選項(xiàng)：A、乘法器B、加法器C、桶形移位器D、多路選擇器正確答案:【多路選擇器】8、問題：以下代碼描述的是？always@(posedgeclk)if(reset==0)beginy=0;endelsey=a;end選項(xiàng)：A、計(jì)數(shù)器B、觸發(fā)器C、鎖存器D、移位器正確答案:【觸發(fā)器】9、問題：以下代碼描述的是？always@(aorborsel)beginy=0;if(sel==0)beginy=a;endelsebeginy=b;endend選項(xiàng)：A、移位器B、鎖存器C、多路復(fù)用器D、比較器正確答案:【多路復(fù)用器】10、問題：以下代碼描述的是？always@(posedgeclk)if(reset)beginout=8'b0;endelseif(enable)beginout=out+1;end選項(xiàng)：A、觸發(fā)器B、計(jì)數(shù)器C、移位寄存器D、存儲(chǔ)器正確答案:【計(jì)數(shù)器】11、問題：以下代碼描述的是？always@(posedgeclk_in)if(reset)beginclk_out=1'b0;endelseif(enable)beginclk_out=!clk_out;end選項(xiàng)：A、分頻器B、計(jì)數(shù)器C、移位器D、觸發(fā)器正確答案:【分頻器】12、問題：如果變量a位寬為2位，變量b位寬為3位，以下代碼中y合理的位寬是？assigny={a,b};選項(xiàng)：A、2B、3C、4D、5正確答案:【5】13、問題：以下代碼描述的是？assign{d,e}=a+b+c;選項(xiàng)：A、加法器B、半加器C、全加器D、減法器正確答案:【全加器】14、問題：以下代碼描述的是？assignout=(in==3'b000)?8'b0000_0001:(in==3'b001)?8'b0000_0010:(in==3'b010)?8'b0000_0100:(in==3'b011)?8'b0000_1000:(in==3'b100)?8'b0001_0000:(in==3'b101)?8'b0010_0000:(in==3'b110)?8'b0100_0000:(in==3'b111)?8'b1000_0000:8'h00;選項(xiàng)：A、編碼器B、譯碼器C、多路復(fù)用器D、比較器正確答案:【譯碼器】15、問題：以下代碼中所有信號位寬全部為1，其描述的是？notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);選項(xiàng)：A、比較器B、全加器C、計(jì)數(shù)器D、多路復(fù)用器正確答案:【多路復(fù)用器】16、填空題：在Verilog中表示變量a小于等于b，應(yīng)該寫為ab正確答案:【<=】17、填空題：在Verilog中表示變量a不等于b，應(yīng)該寫為ab正確答案:【!=##%_YZPRLFH_%##！=】18、填空題：assignc=0x，c的值為？正確答案:【0】19、填空題：assignc=0^x，c的值為？正確答案:【x】20、填空題：$display(10%s3=%d,%,10%3);顯示的結(jié)果為：10%3=正確答案:【1】21、填空題：$display(10/5=%d,10/5);顯示的結(jié)果為：10/5=正確答案:【2】22、填空題：$display(5=10=%b,(5=10));顯示的結(jié)果為：5=10=正確答案:【0】23、填空題：在空格中填寫正確的數(shù)據(jù)moduledecoder_using_case(binary_in,decoder_out,enable);input[3:0]binary_in;inputenable;output[15:0]decoder_out;reg[15:0]decoder_out;always@(enableorbinary_in)begindecoder_out=0;if(enable)begincase(binary_in)4'h0:decoder_out=16'h0001;4'h1:decoder_out=16'h0002;4'h2:decoder_out=16'h0004;4'h3:decoder_out=16'h0008;4'h4:decoder_out=16'h0010;4'h5:decoder_out=16'h0020;4'h6:decoder_out=16'h0040;4'h7:decoder_out=16'h0080;4'h8:decoder_out=16'h;4'h9:decoder_out=16'h0200;4'hA:decoder_out=16'h0400;4'hB:decoder_out=16'h0800;4'hC:decoder_out=16'h1000;4'hD:decoder_out=16'h2000;4'hE:decoder_out=16'h4000;4'hF:decoder_out=16'h8000;endcaseendendendmodule正確答案:【0100】24、填空題：以下代碼描述觸發(fā)器，請?jiān)诳崭裰刑顚懻_的數(shù)值moduledff_sync_reset(data,//DataInputclk,//ClockInputreset,//Resetinputq//Qoutput);//-----------InputPorts---------------inputdata,clk,reset;//-----------OutputPorts---------------outputq;//------------InternalVariables--------regq;//-------------CodeStartsHere---------always@(posedgeclk)if(~reset)beginq=1'b;endelsebeginq=data;endendmodule正確答案:【0】25、填空題：按以下代碼描述，如果當(dāng)前輸出為00001000，當(dāng)enable=1且reset=1是，則下一狀態(tài)的輸出為？moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)beginout=8'b0000_0001;endelseif(enable)beginout={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endendmodule正確答案:【00000001】數(shù)字邏輯電路設(shè)計(jì)方法單元測驗(yàn)（時(shí)序部分）1、問題：已知狀態(tài)轉(zhuǎn)移圖如下：請將在下劃線處填寫正確的代碼：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)S0:beginif(in)next_state=S1;elsenext_state=;end……選項(xiàng)：A、S0B、S1C、S2D、0正確答案:【S0】2、問題：以下不是Mealy型狀態(tài)機(jī)獨(dú)有的特征的是？選項(xiàng)：A、輸出由輸入和狀態(tài)共同決定B、狀態(tài)可能隨著輸入的變化而變化C、實(shí)現(xiàn)同樣功能事狀態(tài)可能更少D、對應(yīng)的狀態(tài)圖中輸出通常標(biāo)注在跳轉(zhuǎn)處正確答案:【狀態(tài)可能隨著輸入的變化而變化】3、問題：以下對三段式狀態(tài)機(jī)描述方法評價(jià)不正確的是選項(xiàng)：A、與狀態(tài)機(jī)架構(gòu)對應(yīng)關(guān)系明確B、只適合描述Mealy型狀態(tài)機(jī)C、代碼結(jié)構(gòu)比較清晰D、可能對綜合工具造成不利影響正確答案:【只適合描述Mealy型狀態(tài)機(jī)】4、問題：以下的描述中，必然是對Mealy型狀態(tài)機(jī)的描述的是？選項(xiàng)：A、always@(*)case(state)S0:beginout=0;if(in)next_state=S1;elsenext_state=S2;end……B、always@(*)case(state)S0:beginif(in)next_state=S1;elsenext_state=S0;end……C、always@(*)case(state)S0:beginif(in)beginnext_state=S1;out=1endelsenext_state=S0;end……D、以上答案均不正確正確答案:【always@(*)case(state)S0:beginif(in)beginnext_state=S1;out=1endelsenext_state=S0;end……】5、問題：以下對Moore型狀態(tài)機(jī)評價(jià)不正確的是？選項(xiàng)：A、輸出僅由狀態(tài)決定B、輸出較多時(shí)所需的狀態(tài)較多C、通常用于比較復(fù)雜的過程控制D、設(shè)計(jì)方法相對簡單正確答案:【通常用于比較復(fù)雜的過程控制】6、問題：下圖所示狀態(tài)機(jī)是Moore型狀態(tài)機(jī)？選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】7、問題：Mealy型狀態(tài)機(jī)的優(yōu)勢在于輸出變化較為復(fù)雜時(shí)所需的狀態(tài)較少選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】8、問題：以下代碼描述的是Moore型狀態(tài)機(jī)：always@(inorstate)case(state)zero:beginout=0;if(in)next_state=one;elsenext_state=zero;end…………選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】9、問題：寄存器傳輸級描述是目前可以被EDA工具綜合的最高抽象層級。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】10、問題：已知如下對輸出邏輯的描述代碼，state為當(dāng)前狀態(tài)，out為狀態(tài)機(jī)輸出。由此可知該狀態(tài)機(jī)為Mealy型狀態(tài)機(jī)。always@(state)case(state)S0:out=0;S1:out=0;S2:out=1;S3:out=1;endcase選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】11、填空題：已知狀態(tài)的狀態(tài)圖如下：復(fù)位后。狀態(tài)機(jī)的輸入依次為0010011，則狀態(tài)機(jī)的輸出依次為正確答案:【0000001】12、填空題：已知狀態(tài)轉(zhuǎn)移圖如下：請?jiān)谙聞澗€處填寫正確的代碼：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)…………S1:beginif(in)next_state=S2;elsenext_state=;end…………正確答案:【S0##%_YZPRLFH_%##00】13、填空題：已知狀態(tài)轉(zhuǎn)移圖如下：請?jiān)谙聞澗€處填寫正確的代碼：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)…………S2:beginif(in)next_state=;elsenext_state=S0;end…………正確答案:【S2##%_YZPRLFH_%##10】14、填空題：已知狀態(tài)圖如下：則如下對對輸出邏輯的描述代碼空白處應(yīng)為：always@(state)case(state)S0:out=0;S1:out=0;S2:out=1;S3:out=;endcase正確答案:【1】15、填空題：已知狀態(tài)轉(zhuǎn)移圖如下：請?jiān)谙聞澗€處填寫正確的代碼：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=;elsestate=next_state;……正確答案:【S0】16、填空題：已知狀態(tài)機(jī)轉(zhuǎn)移圖如下：請?jiān)诳瞻滋幯a(bǔ)充合適的代碼：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;…………always@(inorstate)case(state)…………S2:beginif(in)beginnext_state=S2;；（答案不留空格）endelse……end…………正確答案:【out=1】17、填空題：下圖所示狀態(tài)機(jī)為型狀態(tài)機(jī)正確答案:【Mealy】18、填空題：請將以下描述全加器的代碼補(bǔ)充完整：moduleadd_full（Cout，Sum，In_a，In_b，Cin）input[4:0]In_a，In_b;inputCin;；（答案不留空格）outputCout；assign{Cout,Sum}=In_a+In_b+Cin;endmodule正確答案:【output[4:0]Sum】19、填空題：請將以下描述多路復(fù)用器的代碼補(bǔ)充完整moduleaMux_2（Out，In_a，In_b，S）input[4:0]In_a，In_b;inputS;output[4:0]Out；assignOut=S？;（答案不留空格）endmodule正確答案:【In_a:In_b】20、填空題：異步數(shù)字系統(tǒng)主要依靠信號實(shí)現(xiàn)不同模塊之間的交互。正確答案:【握手】數(shù)字邏輯電路設(shè)計(jì)方法單元測驗(yàn)（組合部分）1、問題：描述下面代碼的功能。modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount=0;out=0;endelsebeginif(count==5)begincount=0;out=~out;endelsecount=count+1;endendendmodule選項(xiàng)：A、5分頻電路B、6分頻電路C、10分頻電路D、12分頻電路正確答案:【12分頻電路】2、問題：描述電路功能是（）moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(ab),a_eq_b=(a==b),a_lt_b=(ab);endmodule選項(xiàng)：A、加法器B、比較器C、寄存器D、計(jì)數(shù)器正確答案:【比較器】3、問題：描述下面代碼的功能。moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA=B;B=C;C=D;D=E;endendendmodule選項(xiàng)：A、同步復(fù)位的移位寄存器B、異步復(fù)位的移位寄存器C、同步置位的移位寄存器D、異步置位的移位寄存器正確答案:【異步復(fù)位的移位寄存器】4、問題：a的位寬為4比特，b的位寬為4比特。a=4’b0010，b=4’b1010。ab=（）。選項(xiàng)：A、0010B、1100C、1D、0正確答案:【1】5、問題：描述電路功能：assignout=en?in:1’bz;選項(xiàng)：A、選擇器B、帶有使能的寄存器C、鎖存器D、三態(tài)門正確答案:【三態(tài)門】微處理器的設(shè)計(jì)與實(shí)現(xiàn)單元測試1、問題：用VerilogHDL描述一個(gè)帶有進(jìn)位（或借位）的4bit加法-減法器。當(dāng)控制信號con為0時(shí)，進(jìn)行加法運(yùn)算，當(dāng)控制信號con為1時(shí)，進(jìn)行減法運(yùn)算Moduleadd_sub_4bit(a,b,ci,con,s,co);Input[3:0]a,b;Inputci,con;Output[3:0]s;Outputco;Reg[3:0]s;Regco;Always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule選項(xiàng)：A、a,b,ciB、a,b,ci,conC、clkD、a,b正確答案:【a,b,ci,con】2、問題：用VerilogHDL描述如下電路，其中輸入是A和CP，輸出為Q1、Q2和Q3Moduleregister(A,Q1,Q2,Q3,CP)InputA,CP;OutputQ1,Q2,Q3;RegQ1,Q2,Q3;always@(posedgeCP)begin_____________endendmodule選項(xiàng)：A、Q1=A;Q2=Q1;Q3=Q2;B、A=Q1;Q1=Q2;Q2=Q3;C、Q1=A;Q2=Q1;Q3=Q2;D、A=Q1;Q1=Q2;Q2=Q3;正確答案:【Q1=A;Q2=Q1;Q3=Q2;】3、問題：CPU的作用是在控制器的協(xié)調(diào)下，控制計(jì)算機(jī)的各個(gè)部件執(zhí)行程序的指令序列，使其有條不紊地進(jìn)行。以下哪一項(xiàng)不屬于CPU需要進(jìn)行的基本功能。選項(xiàng)：A、存儲(chǔ)指令B、取指令C、分析指令D、執(zhí)行指令正確答案:【存儲(chǔ)指令】4、問題：算術(shù)邏輯運(yùn)算單元(ALU)是CPU設(shè)計(jì)中重要組成部分。針對幾種不同操作碼分別實(shí)現(xiàn)相應(yīng)的加、與、異或、跳轉(zhuǎn)等多種基本操作運(yùn)算。請?jiān)谙聞澗€補(bǔ)充合適的語句。modulealu(alu_out,zero,data,accum,alu_