阿壩師范學(xué)院《集成電路CAD》2022-2023學(xué)年第一學(xué)期期末試卷

阿壩師范學(xué)院《集成電路CAD》2022-2023學(xué)年第一學(xué)期期末試卷考試課程：集成電路CAD

考試時(shí)間：120分鐘

專業(yè)：電子信息工程

總分：100分一、單項(xiàng)選擇題（每題2分，共20分）集成電路CAD中的主要設(shè)計(jì)工具是：

A.SPICE

B.Verilog

C.VHDL

D.以上都是集成電路CAD中的主要設(shè)計(jì)步驟是：

A.設(shè)計(jì)輸入

B.邏輯設(shè)計(jì)

C.物理設(shè)計(jì)

D.以上都是集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是：

A.Verilog

B.VHDL

C.C語(yǔ)言

D.以上都是集成電路CAD中的主要設(shè)計(jì)模式是：

A.頂層設(shè)計(jì)

B.底層設(shè)計(jì)

C.混合設(shè)計(jì)

D.以上都是集成電路CAD中的主要設(shè)計(jì)目標(biāo)是：

A.高性能

B.低功耗

C.小面積

D.以上都是集成電路CAD中的主要設(shè)計(jì)工具是：

A.Synopsys

B.Cadence

C.MentorGraphics

D.以上都是集成電路CAD中的主要設(shè)計(jì)步驟是：

A.設(shè)計(jì)輸入

B.邏輯設(shè)計(jì)

C.物理設(shè)計(jì)

D.以上都是集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是：

A.Verilog

B.VHDL

C.C語(yǔ)言

D.以上都是集成電路CAD中的主要設(shè)計(jì)模式是：

A.頂層設(shè)計(jì)

B.底層設(shè)計(jì)

C.混合設(shè)計(jì)

D.以上都是集成電路CAD中的主要設(shè)計(jì)目標(biāo)是：

A.高性能

B.低功耗

C.小面積

D.以上都是二、判斷題（每題2分，共20分）集成電路CAD中的主要設(shè)計(jì)工具是SPICE。（）集成電路CAD中的主要設(shè)計(jì)步驟是設(shè)計(jì)輸入。（）集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是Verilog。（）集成電路CAD中的主要設(shè)計(jì)模式是頂層設(shè)計(jì)。（）集成電路CAD中的主要設(shè)計(jì)目標(biāo)是高性能。（）集成電路CAD中的主要設(shè)計(jì)工具是Synopsys。（）集成電路CAD中的主要設(shè)計(jì)步驟是邏輯設(shè)計(jì)。（）集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是VHDL。（）集成電路CAD中的主要設(shè)計(jì)模式是底層設(shè)計(jì)。（）集成電路CAD中的主要設(shè)計(jì)目標(biāo)是低功耗。（）三、填空題（每題2分，共20分）集成電路CAD中的主要設(shè)計(jì)工具是_____________。集成電路CAD中的主要設(shè)計(jì)步驟是_____________。集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是_____________。集成電路CAD中的主要設(shè)計(jì)模式是_____________。集成電路CAD中的主要設(shè)計(jì)目標(biāo)是_____________。集成電路CAD中的主要設(shè)計(jì)工具是_____________。集成電路CAD中的主要設(shè)計(jì)步驟是_____________。集成電路CAD中的主要設(shè)計(jì)語(yǔ)言是_____________。集成電路CAD中的主要設(shè)計(jì)模式是_____________。集成電路CAD中的主要設(shè)計(jì)目標(biāo)是_____________。四、簡(jiǎn)答題（每題10分，共40分）請(qǐng)簡(jiǎn)述集成電路CAD中的主要設(shè)計(jì)工具和設(shè)計(jì)步驟。試述集成電路CAD中的主要設(shè)計(jì)語(yǔ)言和設(shè)計(jì)模式。請(qǐng)簡(jiǎn)述集成電路CAD中的主要設(shè)計(jì)目標(biāo)和設(shè)計(jì)要求。試述集成電路CAD中的主要設(shè)計(jì)工具和設(shè)計(jì)步驟。