SHARC系列DSP系統(tǒng)的硬件設(shè)計(jì)教學(xué)教程

數(shù)字信號(hào)處理方法與實(shí)現(xiàn)SHARC系列DSP系統(tǒng)的硬件設(shè)計(jì)電源配置時(shí)鐘設(shè)計(jì)復(fù)位電路設(shè)計(jì)片間信號(hào)的阻抗匹配驅(qū)動(dòng)、隔離與電平轉(zhuǎn)換DSP仿真口設(shè)計(jì)DSP與FPGA的配合使用信號(hào)測(cè)試及自檢功能PCB板設(shè)計(jì)電源配置SHARCDSP內(nèi)核電壓2.5V/1.8V或更低，片內(nèi)I/O電壓3.3V，片外常規(guī)電路有些采用5V供電，系統(tǒng)的硬件設(shè)計(jì)存在多電壓的供電問(wèn)題。系統(tǒng)供電順序直接影響SHARCDSP能否正常引導(dǎo)及工作。ADSP21160的電源配置

ADSP21160電源配置相對(duì)復(fù)雜，是硬件設(shè)計(jì)中必須首要解決的問(wèn)題。ADSP21160要求提供兩種電源：處理器核電壓為+2.5V，I/O口供電電壓+3.3V，必須注意供電順序問(wèn)題。ADSP21160工作時(shí)的總電流約1A左右，必須考慮供電芯片（如DC-DC）的輸出電流能力，并留余地。在ADSP21160的電源入口處，應(yīng)提供高質(zhì)量的濾波網(wǎng)絡(luò)(如LC網(wǎng)絡(luò))，并盡量靠近芯片相關(guān)引腳，以減小電源紋波。ADSP21160的供電順序要使ADSP21160正常工作，+2.5V電源必須先于+3.3V電源提供，以確保PLL能夠正確復(fù)位。否則，DSP將不能可靠地加載。對(duì)整個(gè)系統(tǒng)而言，必須保證先給ADSP21160供電，再給其所連接的外部芯片供電。

若外圍5V電壓先到，會(huì)通過(guò)外接芯片和DSP的端口分壓，在+3.3V電源線上產(chǎn)生+2V左右的電壓，將引起ADSP21160的加載錯(cuò)誤。ADSP21160的供電方案在給單片ADSP21160供電時(shí)，由+5V電源通過(guò)一個(gè)DC-DC芯片（如TPS767D301），先產(chǎn)生+2.5V，再利用+2.5V作為+3.3V的電源輸出使能，以確保+2.5V先于+3.3V供電。TI公司的DC-DC芯片，雙電源輸出，每個(gè)電源輸出均可單獨(dú)復(fù)位和輸出使能ADSP21160的供電方案在給多片ADSP21160供電時(shí)，考慮要求電流大的問(wèn)題，采用不同的芯片分別產(chǎn)生+2.5V和+3.3V，且+3.3V受控于+2.5V。為保證ADSP21160先于外圍芯片供電，將+5V電源一分為二，其中之一專門為外圍芯片供電，并通過(guò)繼電器，受+3.3V控制。時(shí)鐘設(shè)計(jì)SHARC系列DSP主頻（核工作時(shí)鐘）不同。其發(fā)展趨勢(shì)為核工作時(shí)鐘不斷提高，對(duì)外接時(shí)鐘要求基本不變，采用內(nèi)部PLL電路提高核工作時(shí)鐘（倍頻）。SHARC系列DSP系統(tǒng)中的時(shí)鐘設(shè)計(jì)也是硬件設(shè)計(jì)的重要環(huán)節(jié)。時(shí)鐘設(shè)計(jì)中應(yīng)注意的問(wèn)題多處理器系統(tǒng)的多個(gè)DSP時(shí)鐘，應(yīng)同源（同頻同相或相參，由同一晶振或同一外部時(shí)鐘引入）。用同一電路的不同門分別并行驅(qū)動(dòng)。時(shí)鐘驅(qū)動(dòng)線到各DSP的距離基本一致。減少信號(hào)反射（串接抗反射電阻）。復(fù)位電路設(shè)計(jì)SHARCDSP要求在復(fù)位信號(hào)從低到高之前，時(shí)鐘必須已穩(wěn)定（ms級(jí)），同時(shí)對(duì)復(fù)位信號(hào)的低電平寬度有要求，復(fù)位信號(hào)上不應(yīng)有毛刺。通常采用延遲電路+施密特觸發(fā)器構(gòu)成復(fù)位電路，以保證DSP上電后正常工作。也可用看門狗芯片（如MAX706等），進(jìn)行上電延遲復(fù)位，即系統(tǒng)加電后，先延遲一段時(shí)間，待電源穩(wěn)定后才向DSP輸出復(fù)位信號(hào)。片間信號(hào)的阻抗匹配 在SHARCDSP的鏈路口之間或SHARCDSP與其它芯片之間，當(dāng)采用較長(zhǎng)傳輸線時(shí)，可采用串接電阻來(lái)改善傳輸線（數(shù)據(jù)或時(shí)鐘）的阻抗匹配，以消除不匹配所引起的信號(hào)反射影響，保證高速傳輸?shù)目煽啃?。串接電阻值的選擇若從SHARCDSP到SHARCDSP，在驅(qū)動(dòng)端串接33?電阻。

50?-17?（SHARCDSP的內(nèi)阻）=33?TTL電路（如時(shí)鐘電路）到SHARCDSP，TTL端接40?電阻。

50?-10?（TTL的輸出內(nèi)阻）=40?若傳輸線長(zhǎng)度大于15㎝，驅(qū)動(dòng)端和目的端均需串接33?電阻。驅(qū)動(dòng)、隔離與電平轉(zhuǎn)換在DSP與外圍器件（如多片外部存儲(chǔ)器）接口時(shí)，應(yīng)考慮其驅(qū)動(dòng)能力。建議在DSP與負(fù)載之間加驅(qū)動(dòng)電路（如245等），一可進(jìn)行驅(qū)動(dòng)，二可起到隔離的作用，以保護(hù)DSP。高速的光電隔離器可有效避免互相干擾，常用于DSP與其他器件的接口。對(duì)于DSP與外圍器件采用不同工作電平時(shí)，應(yīng)加入專門的電平轉(zhuǎn)換電路。DSP仿真口設(shè)計(jì)SHARC系列DSP都配有IEEE標(biāo)準(zhǔn)的JTAG仿真接口，硬件仿真器可通過(guò)它對(duì)電路板上的DSP進(jìn)行測(cè)試。必須將DSP仿真接口引到標(biāo)準(zhǔn)仿真器插座，在該部分電路設(shè)計(jì)時(shí)，應(yīng)根據(jù)說(shuō)明將相應(yīng)管腳接固定電平（上拉/下拉）。JTAG接口可以設(shè)計(jì)應(yīng)用于多片DSP系統(tǒng)，用仿真器進(jìn)行軟件調(diào)試時(shí)，每個(gè)DSP都有一個(gè)編號(hào)，可以分別或同時(shí)調(diào)試。仿真口使用應(yīng)注意的問(wèn)題要求裝有仿真器的計(jì)算機(jī)與目標(biāo)板可靠接地。不應(yīng)帶電拔插仿真器插頭，特別是計(jì)算機(jī)正處于仿真器調(diào)試狀態(tài)（仿真器工作燈亮）。電路板斷電前，應(yīng)先退出仿真器軟件。電路板上DSP的電源電壓應(yīng)與仿真器設(shè)置一致。DSP與FPGA的配合使用DSP與FPGA各有優(yōu)點(diǎn)，F(xiàn)PGA已作為DSP的重要外圍器件在使用。在DSP系統(tǒng)中，F(xiàn)PGA可以負(fù)責(zé)計(jì)數(shù)、譯碼、時(shí)序控制、電平轉(zhuǎn)換、數(shù)據(jù)鎖存、數(shù)據(jù)緩沖、加密等功能，可以把大量的數(shù)字接口電路轉(zhuǎn)移到FPGA中，完成I/O擴(kuò)展。例：數(shù)字下變頻系統(tǒng)中FPGA的應(yīng)用。信號(hào)測(cè)試及自檢功能增加信號(hào)測(cè)試點(diǎn)進(jìn)行信號(hào)測(cè)試。通過(guò)JTAG仿真器進(jìn)行測(cè)試。電路的自檢功能，即以直觀的方式顯示一個(gè)復(fù)雜DSP系統(tǒng)的工作狀態(tài)是否正常，如在電路中增加撥碼開(kāi)關(guān)及發(fā)光二極管等。信號(hào)測(cè)試及自檢功能增加了系統(tǒng)的硬件復(fù)雜性和成本，但對(duì)于系統(tǒng)的調(diào)試和維護(hù)非常重要。PCB板設(shè)計(jì)元器件布局多層板設(shè)計(jì)信號(hào)線布線設(shè)計(jì)BGA封裝設(shè)計(jì)抗干擾措施散熱設(shè)計(jì)元器件布局元器件布局的好壞決定了整個(gè)PCB板設(shè)計(jì)的成敗。在PCB板的設(shè)計(jì)中，按數(shù)據(jù)流的順序布局是合理的。布局時(shí)，應(yīng)使模擬信號(hào)走線盡可能的短，并首先保證模擬信號(hào)線設(shè)計(jì)合理，因?yàn)閿?shù)字信號(hào)的抗干擾能力強(qiáng)于模擬信號(hào)。在多處理器系統(tǒng)的設(shè)計(jì)中，建議將時(shí)鐘電路部分置于電路板的中央，以保證每個(gè)DSP的時(shí)鐘線長(zhǎng)度一致。出于系統(tǒng)散熱考慮，應(yīng)注意高發(fā)熱器件的合理排布。多層板設(shè)計(jì)隨著各種元器件的小型化、封裝密集化，有必要采用多層印制板。電源和地都可以考慮用專門的層，對(duì)于多種電源可以采用不同的電源層，為提高電路板可靠性和抗干擾，可以布兩層或更多層數(shù)字地。地層和電源層均可以作為信號(hào)層與信號(hào)層之間的隔離層，起到屏蔽作用。信號(hào)線布線設(shè)計(jì)片間信號(hào)的阻抗匹配（前面已經(jīng)介紹）數(shù)據(jù)總線、地址總線和鏈路口數(shù)據(jù)線不要與時(shí)鐘信號(hào)線并行，或挨得太近，應(yīng)采用交叉走線方式，盡可能走不同層，中間以地或電源層隔離。為保證傳輸線上阻抗特性的一致性，從頭到尾盡量使用同一線寬，并盡量少用過(guò)孔。走線不拐直角，可采用135度斜角或弧線。BGA封裝設(shè)計(jì)ADSP21160采用400個(gè)焊球的BGA封裝，20×20陣列，通常采用多于6層的多層板設(shè)計(jì)。在對(duì)ADSP21160進(jìn)行PCB設(shè)計(jì)時(shí)，主要的問(wèn)題是焊盤的大小、過(guò)孔的放置位置與大小以及布線寬度和安全間距的設(shè)置等。

參考設(shè)計(jì)參數(shù)：焊盤直徑28mil，過(guò)孔直徑24mil，內(nèi)孔徑12mil，信號(hào)線寬8mil，安全間距9mil?？垢蓴_措施地線設(shè)計(jì)電磁兼容性設(shè)計(jì)去耦電容設(shè)置看門狗設(shè)計(jì)地線設(shè)計(jì) 接地是抑制干擾的重要方法，和屏蔽正確結(jié)合使用，可解決大部分干擾問(wèn)題。正確使用單點(diǎn)接地與多點(diǎn)接地。將數(shù)字地與模擬地分開(kāi)，并一點(diǎn)連接。盡量加粗接地線（大于3mm）。將接地線構(gòu)成閉環(huán)路。電磁兼容性設(shè)計(jì) 電磁兼容性是指電子設(shè)備在各種電磁環(huán)境中仍能夠協(xié)調(diào)、有效地進(jìn)行工作的能力。具體措施：選擇合理的導(dǎo)線寬度。采用正確的布線策略。抑制反射干擾。去耦電容配置配置去耦電容可以抑制因負(fù)載變化而產(chǎn)生的噪聲，這是抗干擾的常規(guī)做法。具體作法：電源輸入端跨接10~100uf的電解電容，并配置0.01uf的陶瓷電容。看門狗設(shè)計(jì)DSP在執(zhí)行程序指令過(guò)程中如果遇到強(qiáng)干擾，正常代碼執(zhí)行不能恢復(fù)時(shí)，就會(huì)出現(xiàn)程序跑飛或死機(jī)現(xiàn)象。為讓程序跑飛的DSP恢復(fù)到正常狀態(tài)，采用的辦法是加看門狗功能。許多現(xiàn)成的看門狗芯片可以完成此功能（如MAX706等）。也可采用純軟件方法設(shè)置看門狗。看門狗功能的實(shí)現(xiàn)原理 利用一個(gè)定時(shí)器，按設(shè)定周期產(chǎn)生一個(gè)脈沖，如果不想產(chǎn)生此脈沖，DSP就應(yīng)在小于設(shè)定周期的時(shí)間內(nèi)將定時(shí)器清零（正常情況），而當(dāng)DSP程序跑飛時(shí)，就不會(huì)按規(guī)定把定時(shí)器清零（異常情況），于是定時(shí)器產(chǎn)生的脈沖就可以作為DSP的復(fù)位信號(hào)，將DSP重新復(fù)位和初始化。散熱設(shè)計(jì)從有利于散熱的角度出發(fā)，印制電路板最好直立安裝，板間距應(yīng)大于2㎝。系統(tǒng)應(yīng)有冷卻散熱裝置（如風(fēng)扇）。同一印制電路板上的器件應(yīng)