EDA技術(shù)及應(yīng)用期末復(fù)習(xí)試題及答案

1.傳統(tǒng)電路設(shè)計思想是bottom?uD,現(xiàn)代EDA設(shè)計思想是toidown。2.從可編程特性

上可將PLD分為一次編程和可重復(fù)編程兩類。3.用MAX+PLUSII進行VHDL文本編譯

時，其項目名應(yīng)與文件名和實體名相同。4.FPGA在結(jié)構(gòu)上的三個主要組成部分：可編

程IO單元、可編程邏輯塊、可編程內(nèi)部連線。5.EDA兩大特征：并行工程CE,自上而

工。6.一個完整的VHDL程序，至少應(yīng)包括三個基本組成部分：庫說明、實體頭和結(jié)

構(gòu)體。7.PROM：一次可編程ROM,EPROM：紫外線可擦除可編程ROM,EEPROM:

電可擦除可編程ROM,EPLD：可擦除可編程邏輯器件，PLD:可編程邏輯器件，ASIC：

專用集成電路，IP：知識產(chǎn)權(quán)核，SOC：單芯片系統(tǒng)8.EDA技術(shù)定義：以大規(guī)?？删幊?/p>

邏輯器件為設(shè)計載體,以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式,以計算機、大

規(guī)?？删幊唐骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具9.VHDL中元件例化語句的端

口映射方式有直接映射（名字關(guān)聯(lián)）和位置映射（位置關(guān)聯(lián)）兩種。［0.進程語句的啟

動條件是敏感信號的變化或滿足條件的wait語句。

11.一個完整結(jié)構(gòu)的結(jié)構(gòu)體由哪兩個基本層次組出結(jié)構(gòu)體說明和結(jié)構(gòu)體功能描述。

13.VHDL的描述風(fēng)格有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述14.順序語句（組合、時序邏

輯）if、case、loop、next、exit、return、wait、nuH、子程序調(diào)用；并行語句process、block、

when??eke、with.select、component、generate、并行過程調(diào)用

16.在綜合前進行的仿真稱為功能仿真,綜合后進行的仿真稱為時序仿真。19.VHDL語言

中端口buffer和inout的主要區(qū)別是buffer不能接收外部的輸入信號，inout可實現(xiàn)雙向

數(shù)據(jù)傳送。23.一般常用的VHDL描述風(fēng)格有三種，它們分別是：行為描述（抽象程度最

高）、寄存器級描述（或數(shù)據(jù)流描述）和結(jié)構(gòu)描述。25.CPLD的全稱是Complex

ProgrammableLogicDevices、FPGA的全稱是FieldProgrammableGateArray。

26.Altera公司的FLEX10K系列器件采用的編程元件是基于SRAM的編程元件。27.進程語

句與進程語句之間是并行執(zhí)行的，進程語句內(nèi)部是順序執(zhí)行的；進程語句是不可以嵌套

使用的；塊語句與塊語句之間是并行執(zhí)行的，塊語句內(nèi)部也是并行執(zhí)行的；塊語句是可

以嵌套使用的。28.在使用MAX+PLUSII開發(fā)環(huán)境對電路進行系統(tǒng)設(shè)計時，若將程序下載

至U器件EP10K10LC84-4,則需要下載的文件后綴名為2。根據(jù)VHDL語法規(guī)則，下面哪

個標識符是非法的標識符：constant。

1.簡述FPGA和CPLD的主要區(qū)別。答：差異：⑴CPLD：復(fù)雜可編程邏輯器件，F(xiàn)PGA：

現(xiàn)場可編程邏輯門陣列；（2）CPLD：基于乘積項技術(shù)的確定型結(jié)構(gòu)（邏輯單元：與或陣

列），采用EEPROM工藝；FPGA：基于查找表技術(shù)的統(tǒng)計型結(jié)構(gòu)，采用SRAM工藝；（3）

CPLD：5500?50000門，F(xiàn)PGA：IK~10M門。實際應(yīng)用中：CPLD適用于邏輯密集型

中小規(guī)模電路，編程數(shù)據(jù)不丟失，延遲固定，時序穩(wěn)定；FPGA適用于數(shù)據(jù)密集型大規(guī)

模電路，需用專用的ROM進行數(shù)據(jù)配置，布線靈活，但時序特性不穩(wěn)定

2.簡述VHDL實體定義的端口模式有哪些？各自的特點是什么？答：IN：輸入，只讀；

OUT：輸出，只寫；BUFFER：緩沖型，帶反饋的輸出，可讀可寫；INOUT：輸入輸出

型，雙向，可讀可寫。

3.FLEX10K系列器件的主要組成部分是什么？其EAB的特點？答：主要組成部分有：嵌

入式陣列塊EAB,邏輯陣列塊LAB,快速互連通道（fasttrack）,I/O單元。EAB的特點:

（1）嵌入式陣列塊；（2）2KB的RAM（3）大小靈活可變，最大數(shù)據(jù)線寬8位，最大地址

線11位

4.EDA軟件中綜合器的基本功能是什么？用MAX+PLUSII軟件進行仿真時，軟件默認

的仿真結(jié)束時間是1微秒，如果要修改至10微秒，該怎樣操作？答：EDA軟件中綜合器的

基本功能是：將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)

互的映射關(guān)系，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。仿真運行時間的修

改：在仿真波形界面WaveFormEditor下，選擇“File"下的“EndTime”，在彈出的窗口中

設(shè)置仿真結(jié)束時間為“10us”。

5.簡述VHDL程序的基本結(jié)構(gòu)及每部分的基本功能？答：VHDL的基本結(jié)構(gòu)由：庫

(Library)>程序包(Package)、實體(Entity)、結(jié)構(gòu)體(Architecture)和配置(Configuration)

幾部分組成。庫：用來存儲預(yù)先完成的程序包和數(shù)據(jù)集合體的倉庫，以供設(shè)計者對一些統(tǒng)

一的語言標準或數(shù)據(jù)格式進行調(diào)用。/程序包：將已定義的常數(shù)、數(shù)據(jù)類型、元件語句、

子程序說明等收集起來構(gòu)成一個集合。/實體：定義系統(tǒng)的輸入輸出端口。結(jié)構(gòu)體：定義

系統(tǒng)的內(nèi)部結(jié)構(gòu)和功能。配置：從某個實體的多種結(jié)構(gòu)體描述方式中選擇特定的一個作

為實體的實現(xiàn)方式。

6.數(shù)字頻率計功能是測量被測信號的頻率，測量頻率的基本原理是什么？實現(xiàn)的主要邏

輯模塊有哪些？答：基本原理是：1秒時間內(nèi)代測信號的脈沖個數(shù)。主要模塊有：時間基

準產(chǎn)生電路：提供1秒中的準確計數(shù)時間信號；計數(shù)脈沖形成電路：將被測信號變換為可

計數(shù)的窄脈沖，其輸出受閘門脈沖的控制。計數(shù)顯示電路：對被測信號進行計數(shù)，顯示

被測信號的頻率。

7.簡述VHDL語言中端口模式OUT,BUFFER與INOUT的主要區(qū)另lj?答：OUT模式下的

信號，在程序中只能作為對象被賦值，不能作為源賦給其他信號；BUFFER模式下的信

號，在程序中既可作為對象被賦值，又可作為源賦給其他信號，對象和源是同時發(fā)生，

是同一個信號；INOUT模式下的信號，雙向傳輸，同樣既做對象又可作源，但對象和源

不是同一個信號。

8.VHDL中有哪3種數(shù)據(jù)對象？詳細說明它們的功能特點以及使用場所。答：3種數(shù)據(jù)對

象為：常量、信號、變量。常量：代表電路中一個確定的數(shù)，如電源、地等。全局量。

信號：賦值方式<二,代表電路中的某一條硬件連接線，包括輸入、輸出端口，信號賦值

存在延遲。全局量，進程和子程序中不能定義，使用場所：architecture>package、entitiy。

變量：賦值：=代表電路中暫存某些值的載體。變量賦值不存在延遲。局部量使用場所：

process>function、procedureo

9.進行EDA設(shè)計的基本過程及與傳統(tǒng)電子設(shè)計的區(qū)別？答：EDA設(shè)計的基本過程:系統(tǒng)

規(guī)格設(shè)計，建項目文件夾和打開軟件建項目名，原理圖/HDL文本輸入一編譯一功能仿真

一綜合一適配一優(yōu)化與布局布線一時序仿真一門級網(wǎng)表的生成與芯片下載一硬件測試。/

與傳統(tǒng)設(shè)計的區(qū)別自頂向下，采用PLD器件，系統(tǒng)設(shè)計的早期進行仿真和修改，多種

設(shè)計文件，發(fā)展趨勢以HDL描述文件為主（傳統(tǒng)為電原理圖），系統(tǒng)體積小，修改方便,

速度快，從設(shè)計到實現(xiàn)計算機自動完成。

10.EDA軟件系統(tǒng)構(gòu)成及功能？答：1.設(shè)計輸入子模塊：用圖形編輯器、文本編輯器作設(shè)

計描述，完成語義正確性、語法規(guī)則的檢查。2,設(shè)計數(shù)據(jù)庫子模塊：系統(tǒng)的庫單元、用戶

的設(shè)計描述、中間設(shè)計結(jié)果。3.分析驗證子模塊：各個層次的模擬驗證、設(shè)計規(guī)則的檢查、

故障診斷。4.綜合仿真子模塊：綜合模塊：將電路的高級語言描述轉(zhuǎn)換成低級的，可與

FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。仿真模塊實現(xiàn)對所描述電

路的功能、邏輯和時序等進行驗證。5.布局布線子模塊：完成由邏輯設(shè)計到物理實現(xiàn)的映

射。

說明：when....else是并行語句，不能放在Process內(nèi)。去掉process。,B,C,D）和Begin語

句

說明：wait語句和process的敏感量不能同時存在。去掉process(elk)中的(elk)

說明：cass語句是順序語句要放在process內(nèi)在begin與case之間增加process(din)與begin語

句

說明：ieee.std」ogic」164.all程序包不具有加運算功能，本程序有加法運算，因此需添加

useieee.std_logic_unsigned.allin；同時count是out模式，在程序中做了源，因此需將out

改為buffer;還有在port聲明部分用：=給8116賦給初值。

說明：三態(tài)門電路有高阻狀態(tài)，因此數(shù)據(jù)類型不能選bit。更改為，在entity前加：library

ieee;useieee.std」ogic_l164.all;port中的bit改為：std_logic

說明：因為信號的數(shù)據(jù)刷新在endprocess后，在process內(nèi)不能立即更新，因此在loop內(nèi)

不能累加，此題要實現(xiàn)寄偶校驗功能，只有把信號temp更改為變量，即去掉：Signaltmp:

std_logic;在process與begin之間增加：variabletmp:stdjogic;同時把所有的"<="改為

PORT(a,b,c,en:instd_logic;......3?8譯碼器

y:outstd_logic_vector(7downto0));

architectureoneof3-8yimais

signalindata:std_logic_vector(2downto0);

BEGIN

indata<=c&b&a;8-3編碼器：

process(indata,en)process—if或

BEGIN結(jié)構(gòu)體…條件賦值

if(en-1')then

caseindatais

when“000"=>y<=Hl1111110";

when"00ln=>y<=,,1111110r,;

whenn010n=>y<=,,111110ir,;

whenH011H=>y<=Hl1101111";

when"101"=>y<="110111ir,;

whenn110n=>y<=n101111ir';

whennlllM=>y<=,,011111ir,;

whenothers=>y<=nXXXXXXXXn;

endcase;

elsey<=,,llllllir,;

endif;

endprocess;

endarchitecture;

useieee.std_logic_unsigned.all;…序列發(fā)生器01000111

port(clk,clr:instdjogic;

y:outstd」ogic);

architectureartofsequenceris

signaltemp:integerrange0to7:=0;

begin

Pl：process(clk,clr)

begin

ifclk'eventandclk=*rthen

ifclr=rrtheny<=0;

elsiftemp=7thentemp<=0;

elsetemp<=temp+1;

endif;

endif;

endprocess;

P2：process(temp)?一消除毛刺：添加輔助進程

Begin對輸出數(shù)據(jù)進行鎖存

casetempis

when3I4|5I7=>y<=,0,;

whenothers=>q<=,r；

endcase;

endprocess;

endart;

port(datain:instdjogic;---"01111110”序列檢測器

clk:instdlogic;

q:outstd」ogic);

architectureartofdetectis

typestatetypeis(s0,s1,s2,s3,s4,s5,s6,s7,s8);

begin

process

variablepresent_state:statetype;

begin

q<='01;

casepresent_stateis

whens0=>

ifdatain=,0,thenpresent_state:=sl;

elsepresent_state:=sO;endif;

whensl=>

ifdatain-I*thenpresent_state:=s2;

elsepresent_state:=sl;endif;

whens2=>

ifdatain-Tthenpresent_state:=s3;

elsepresent_state:=s1;endif;

whens3=>

ifdatain=*1*thenpresent_state:=s4;

elsepresent_state:=s1;endif;

whens4=>

ifdatain-Tthenpresent_state:=s5;

elsepresent_state:=sl;endif;

whens5=>

ifdatain-Tthenpresent_state:=s6;

elsepresent_state:=s1;endif;

whens6=>

ifdatain-Tthenpresent_state:=s7;

elsepresent_state:=s1;endif;

whens7=>

ifdatain=,O,thenpresent_state:=s8;q<=T;

elsepresent_state:=sO;endif;

whens8=>

ifdatain=,O,thenpresent_state:=sl;

elsepresent_state:=s2;endif;——可重復(fù)檢測

endcase;

waituntilelk-T;

endprocess;

endart;

useieee.std_logic_unsigned.all;—-模60BCD碼計數(shù)器

port(ci,nreset,load,clk:instd_logic;

din:instd_logic_vector(7downto0);

co:outstd_Iogic;

qh,ql:bufferstd_logic_vector(3downto0));