《計算機組成原理》第3章-內部存儲器資料

第三章內部存儲器18十月20242目錄3.1存儲器概述 （理解）3.2SRAM存儲器 （理解）3.3DRAM存儲器 （掌握）3.4只讀存儲器和閃速存儲器 （了解）3.5并行存儲器 （理解）3.6Cache存儲器 （掌握）18十月202433.1存儲器概述3.1.1存儲器分類3.1.2存儲器的分級結構3.1.3存儲器的技術指標18十月202443.1.1存儲器分類

按存儲介質分按存取方式分按存儲內容可變性分按信息易失性分按在計算機系統(tǒng)中的作用分18十月202453.1.1存儲器分類（1/3）按存儲介質分半導體存儲器：用半導體器件(MOS管)組成的存儲器；磁表面存儲器：用磁性材料(磁化作用)做成的存儲器；光盤存儲器：用光介質(光學性質)構成的存儲器；按存取方式分隨機存儲器：存取時間和存儲單元的物理位置無關；順序存儲器：存取時間和存儲單元的物理位置有關；半順序存儲器：存取時間部分地依賴于存儲單元的物理位置；系統(tǒng)主存、Cache軟盤硬盤磁帶光盤半導體存儲器磁帶磁盤存儲器18十月202463.1.1存儲器分類（2/3）按存儲內容可變性分只讀存儲器(ROM)只能讀出而不能寫入的半導體存儲器；隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導體存儲器；按信息易失性分易失性存儲器斷電后信息即消失的存儲器；非易失性存儲器斷電后仍能保存信息的存儲器；半導體存儲器半導體存儲器磁盤光盤18十月20247半導體存儲器的分類:

按制造工藝分類雙極型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用屬性分類隨機存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失6.1.2：存儲器的分類18十月202483.1.1存儲器分類（3/3）按在計算機系統(tǒng)中的作用分主存儲器能夠被CPU直接訪問，速度較快，用于保存系統(tǒng)當前運行所需的所有程序和數(shù)據；輔助存儲器不能被CPU直接訪問，速度較慢，用于保存系統(tǒng)中所有的程序和數(shù)據；高速緩沖存儲器（Cache）能夠被CPU直接訪問，速度快，用于保存系統(tǒng)當前運行中頻繁使用的程序和數(shù)據；控制存儲器CPU內部的存儲單元。半導體存儲器磁盤、光盤存儲器半導體存儲器半導體存儲器加上管理這些存儲器的軟件和硬件稱存儲系統(tǒng)18十月202493.1.2存儲器的分級結構動畫演示：存儲器的分級結構.swf18十月202410CPU緩存主存輔存緩存－主存層次主存－輔存層次3.1.2存儲器的分級結構（1/2）系統(tǒng)對存儲器的要求：大容量、高速度、低成本三級存儲系統(tǒng)結構1、加上cache的目的為提高速度2、內存包括cache和主存1、降低了成本，擴大了容量2、虛存系統(tǒng)包括主存和輔存在CPU看來，容量相當于輔存容量，速度相當于CACHE速度。分層技術使得存儲的速度接近于上層，而價格、容量接近于下層。18十月202411CPU訪問存儲器

CPU一級M1二級M2注意：M為Memery存儲器的意思。CPU首先訪問速度快的M1，如果信息不在M1內，則從速度慢的M2內把數(shù)據調用到M1內，然后CPU再訪問速度快的M1任何時候，CPU都只直接與速度快的存儲器打交道。18十月2024123.1.2存儲器的分級結構（2/2）存儲器分級結構中應解決的問題：當需從輔存中尋找指定內容調入主存時，如何準確定位？依靠相應的輔助軟硬件，例如：虛擬內存技術。當CPU訪問cache，而待訪問內容不在cache中時，應如何處理？從主存向cache中調入相應內容，cache中的內容是主存中的copy。以上過程均由操作系統(tǒng)管理。18十月2024133.1.3主存儲器的主要技術指標存儲容量存取時間(訪問時間)存取周期存儲器帶寬18十月2024143.1.3主存儲器的技術指標——存儲容量存儲容量：指存儲器能存放二進制代碼的總數(shù)。存儲容量=存儲單元個數(shù)×存儲字長用a×b表示如：8K×8表示存儲器的容量是由：8×1024個單元，每個單元8位來構成的。

即該存儲器的容量為：8KB存儲容量=存儲單元個數(shù)×存儲字長/8單位為B（字節(jié)）要求：

已知存儲容量，能計算出該存儲器的地址線和數(shù)據線的根數(shù)。例如某機器存儲容量為2K×16，則該系統(tǒng)所需的地址線為

根，數(shù)據線位數(shù)為

根。1116存儲單元中二進制代碼的位數(shù)存儲字——一個二進制數(shù)由若干位組成，當這個二進制數(shù)作為

一個整體存入或取出時這個二進制數(shù)稱為存儲字。18十月2024153.1.3主存儲器的技術指標——存儲速度存取時間(訪問時間)從啟動一次訪問操作到完成該操作為止所經歷的時間；例如從接收讀/寫命令到信息從存儲器讀出/寫入所需的時間以ns為單位，存取時間又分讀出時間、寫入時間兩種。1秒=1,000,000,000納秒(ns)存取周期存儲器連續(xù)啟動兩次獨立的訪問操作所需的最小間隔時間。或存儲器進行一次完整的讀寫操作所需要的全部時間，稱為存取周期。以ns為單位，存取周期=存取時間+復原時間。存儲器帶寬每秒從存儲器進出信息的最大數(shù)量；單位為位/秒或者字節(jié)/秒。18十月202416求存儲器帶寬的例子設某存儲系統(tǒng)的存取周期為500ns，每個存取周期可訪問16位，則該存儲器的帶寬是多少？存儲帶寬=每周期的信息量/周期時長

=16位/(500╳10-9)秒

=3.2╳107位/秒

=32╳106位/秒=32M位/秒18十月202417主存儲器的其他性能指標存儲器的價格：用每位的價格來衡量。設存儲器容量為S，總價格為C，則位價為C/S(分/位)。它不僅包含了存儲元件的價格，還包括為該存儲器操作服務的外圍電路的價格。可靠性：指存儲器正常工作（正確存?。┑男阅堋９模捍鎯ζ鞴ぷ鞯暮碾娏?。存儲容量、速度和價格的關系：速度快的存儲器往往價格較高，容量也較小。容量、速度和價格三個指標是相互制約的。18十月202418存儲器的層次結構訪問速度越來越快存儲容量越來越大，每位的價格越來越便宜18十月2024193.2

SRAM存儲器3.2.0主存儲器的構成3.2.1基本的靜態(tài)存儲元陣列3.2.2基本的SRAM邏輯結構3.2.3讀/寫周期波形圖18十月2024203.2.0主存儲器的構成靜態(tài)RAM（SRAM）由MOS電路構成的雙穩(wěn)觸發(fā)器保存二進制信息；優(yōu)點：訪問速度快，只要不掉電可以永久保存信息；缺點：集成度低，功耗大，價格高；動態(tài)RAM（DRAM）由MOS電路中的柵極電容保存二進制信息；優(yōu)點：集成度高，功耗約為SRAM的1/6，價格低；缺點：訪問速度慢，電容的放電作用會使信息丟失，要長期保存數(shù)據必須定期刷新存儲單元；主要種類有：SDRAM、DDRSDRAM主要用于構成Cache主要用于構成系統(tǒng)主存18十月202421主存和CPU的聯(lián)系MDRMARCPU主存地址總線數(shù)據總線讀寫18十月202422基本存儲元6個MOS管形成一位存儲元；64×4位的SRAM結構圖存儲體排列成存儲元陣列，不一定以存儲單元形式組織；SRAM芯片封裝后，都有3種信號線與外部打交道地址線：2n個單元，對應有n根地址線；地址信號經過譯碼電路，產生每個單元的字線選通信號；數(shù)據線：每個單元m位，對應有m根數(shù)據線；控制線：讀寫控制信號

=1，為讀操作；=0，為寫操作；3.2.1基本的靜態(tài)存儲元陣列R/WR/WR/W18十月2024231.六管靜態(tài)存儲電路:存儲一個二進制位。Q1、Q2組成一個觸發(fā)器Q3、Q4作為負載電阻Q5、Q6作為控制門寫入時由I/O線輸入:若I/O=1，使Q2導通，Q1截止，A=1，B=0。讀出時A、B點信號由Q5、Q6送出到I/O線上。若A=1，B=0，則I/O=1。動畫演示：SRAM存儲元.swf18十月202424圖3.2基本的靜態(tài)存儲元陣列同時修改書上P68頁圖3.2的選擇線64的標號改為6318十月2024253.2.2基本SRAM存儲器邏輯結構存儲體讀寫電路MDR數(shù)據總線驅動器譯碼器MAR地址總線???????????????控制電路讀寫18十月202426SRAM存儲器的組成存儲體存儲單元的集合，按位將各存儲元組織成一個存儲矩陣；存儲矩陣MM是存儲器的核心地址譯碼器將CPU發(fā)出的地址信息轉換成存儲元選通信號的電路。譯碼驅動器用于增強譯碼輸出選擇線的驅動能力。I/O控制電路一般包括讀寫電路和放大電路。地址譯碼電路：根據輸入的地址編碼來選中芯片內某個存儲單元

18十月202427RAM的譯碼驅動方式方法1：單譯碼被選單元由字線直接選定；適用容量較小的存儲芯片。方法2：雙譯碼被選單元由X、Y兩個方向的地址決定。適用容量大的存儲器。動畫演示：

雙地址譯碼器.swf18十月202428單譯碼方式雙譯碼方式譯碼器A5A4A3A2A1A06301存儲單元64個單元單譯碼行譯碼A2A1A0710列譯碼A3A4A501764個單元雙譯碼地址譯碼方式選擇線16條選擇線64條18十月20242932K×8位的SRAM邏輯結構圖動畫演示：3-3.swfX方向：8根地址線輸出選中256行Y方向：7根地址線輸出選中128列輸入輸出時分別打開不同的緩沖器輸入輸出時分別打開不同的緩沖器讀寫、選通控制三維存儲陣列結構18十月202430Intel2114靜態(tài)RAM芯片是1K×4的存儲器外部結構地址總線10根（A0～A9）數(shù)據總線4根（D0～D3）片選信號CS，寫允許信號WE0—寫，1—讀內部存儲矩陣結構64×64方陣，共有4096個六管存儲元電路；采用雙譯碼方式A3～A8（6根）用于行譯碼→64行選擇線;A0～A2,A9用于列譯碼→16條列選擇線;每條列選擇線同時接4個存儲元（共16×4=64列）靜態(tài)RAM芯片舉例——Intel2114Intel2114ABA0～A9DBD0～D3CSWE18十月2024312114邏輯結構圖18十月202432讀、寫周期波形圖精確地反映了SRAM工作的時間關系。掌握周期波形圖的關鍵在于理解地址線、控制線和數(shù)據線三組信號何時有效。讀周期中，地址線先有效，以便進行地址譯碼選中存儲單元，然后是片選信號以便選中哪個芯片。寫周期同讀周期。3.2.3讀、寫周期波形圖18十月2024333.2.3讀、寫周期波形圖存儲器讀/寫的原則讀/寫信號要在地址和片選均起作用，并經過一段時間后有效；讀寫信號有效期間不允許地址、數(shù)據發(fā)生變化；地址、數(shù)據要維持整個周期內有效；讀周期時間（tRC）、寫周期時間（tWC）存儲器進行兩次連續(xù)的讀/寫操作所必須的間隔時間；大于實際的讀出/寫入時間；18十月202434SRAM存儲器的讀周期讀周期操作過程CPU發(fā)出有效的地址信號

譯碼電路延遲產生有效的片選信號在讀信號控制下，從存儲單元中讀出數(shù)據各控制信號撤銷（地址信號稍晚），數(shù)據維持一段時間讀出時間（tAQ）從地址有效到外部數(shù)據總線上的數(shù)據信息穩(wěn)定所經歷的時間片選有效時間（tEQ）、讀控制有效時間（tGQ）片選信號、讀控制信號所需要維持的最短時間，二者相等；從地址譯碼后，到數(shù)據穩(wěn)定的時間間隔；存儲器的讀周期時序18十月202435數(shù)據輸出穩(wěn)定后，允許撤銷片選信號和讀命令，但不一定撤銷18十月202436SRAM存儲器的寫周期寫周期操作過程CPU發(fā)出有效的地址信號，并提供所要寫入的數(shù)據

譯碼電路延遲產生有效的片選信號

在寫信號控制下，將數(shù)據寫入存儲單元中

各控制信號撤銷（地址信號稍晚），數(shù)據維持一段時間寫入時間（tWD）地址控制信號穩(wěn)定后，到數(shù)據寫入存儲器所經歷的時間；維持時間（thD）讀控制信號失效后的數(shù)據維持時間；存儲器的寫周期時序18十月202437存儲器的寫周期時序tSA：地址有效后經過一段時間才能向CPU發(fā)出寫命令。18十月202438課本P70【例1】

下圖是SRAM的寫入時序圖。R/W是讀/寫命令控制線，當R/W線為低電平時，存儲器按給定地址把數(shù)據線上的數(shù)據寫入存儲器。請指出下圖寫入時序中的錯誤，并畫出正確的寫入時序圖。R/W#信號必須在地址和數(shù)據穩(wěn)定時有效一個寫周期中地址不允許改變一個寫操作中數(shù)據不允許改變18十月20243918十月202439正確的SRAM的寫入時序圖18十月2024403.3DRAM存儲器動態(tài)RAM（DRAM）因為該存儲器必須定時刷新，才能維持其中的信息不變；DRAM的存儲元由MOS晶體管和電容組成的記憶電路；電容上的電量來表現(xiàn)存儲的信息；充電—1，放電—0。結構形式單管存儲元三管存儲元四管存儲元18十月2024413.3.1DRAM存儲元的記憶原理1.讀出時位線有電流為“1”位線（數(shù)據線）CsT行線（字線、地址線）012.寫入時CS充電為“1”

放電為“0”T無電流有電流動畫演示：

E:/2011%E7%BB%84%E6%88%90/ch03/3-6.swf18十月202442

由于Cg上總會有電荷泄漏，為了保持住Cg上的信息，必須周期性地給Cg充電（稱為刷新），刷新周期一般＜2ms,所以DRAM為了實現(xiàn)刷新,需要外置刷新電路18十月202443動態(tài)基本存儲電路數(shù)據以電荷形式存于電容器上，三極管作為開關。

1）寫入時，行選擇線為1，Q導通，C充電；

2）讀出時，行選擇線為1，電容C上電荷通過Q送到數(shù)據線上，經放大，送出；

3）需刷新18十月202444四管存儲元單管存儲元18十月20244518十月2024453.3.2DRAM芯片的邏輯結構內部結構：比SRAM復雜行、列地址鎖存器：用于保存完整的地址信息；行選通信號（RowAddressStrobe）列選通信號（ColumnsAddressStrobe）送地址信息時，分行地址和列地址分別傳送；刷新電路：用于存儲元的信息刷新DRAM的讀寫周期與SRAM的讀寫周期相似，只是地址總線上的信號有所不同；在同一個讀寫周期內，地址總線上有行地址選通信號、列地址選通信號；RASCAS動畫演示：3-7.swf18十月2024463.3.2DRAM芯片的邏輯結構外部地址引腳比SRAM減少一半;存儲芯片集成度高，體積小；送地址信息時，分行地址和列地址分別傳送；內部結構：比SRAM復雜刷新電路用于存儲元上的信息刷新，以行為單位；刷新計數(shù)器的位數(shù)與行譯碼器的輸出位數(shù)相同；行、列地址鎖存器：用于保存完整的地址信息；行選通信號（RowAddressStrobe）列選通信號（ColumnsAddressStrobe）RASCAS18十月202447DRAM控制電路的構成地址多路開關刷新時需要提供刷新地址，非刷新時需提供讀寫地址；刷新定時器間隔固定的時間提供一次刷新請求；刷新地址計數(shù)器刷新按行進行，用于提供對所要刷新的行進行計數(shù)；仲裁電路對同時產生的來自CPU的訪問存儲器的請求和來自刷新定時器的刷新請求的優(yōu)先權進行裁定；定時發(fā)生器提供行地址選通/RAS、列地址選通/CAS和寫信號/WE。動畫演示：

DRAM邏輯結構.swf18十月20244818十月202448寫時序行地址RAS有效WE為高電平，讀有效數(shù)據

DOUT有效數(shù)據

DIN有效讀時序行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效行、列地址分開傳送動畫演示：3-8.swf3.3.3讀/寫周期18十月2024493.3.3讀/寫周期DRAM的讀寫周期與SRAM相似，差別在于：行、列地址分開傳送；在同一個讀寫周期內地址會發(fā)生變化（先行后列）；列選通信號要滯后于行選通信號一段時間；RASCAS動畫演示：

E:/2011%E7%BB%84%E6%88%90/ch03/3-8.swf18十月202450讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫線數(shù)據輸入I/O緩沖輸出驅動DOUTDINCS4116(16K×1位)芯片讀過程…630I/O緩沖輸出驅動OUTD讀出放大器讀出放大器讀出放大器……18十月202451讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫線數(shù)據輸入I/O緩沖輸出驅動DOUTDINCS…4116(16K×1位)芯片寫過程數(shù)據輸入I/O緩沖I/O緩沖DIN讀出放大器讀出放大器63018十月2024523.3.3刷新周期刷新的原因DRAM的基本存儲元——電容，會隨著時間和溫度而減少；必須定期地對所有存儲元刷新，以保持原來的信息。刷新（再生）在固定時間內對所有存儲單元，通過“讀出(不輸出)—寫入”的方式恢復信息的操作過程；刷新方式以存儲矩陣的行為單位刷新；刷新周期從上一次對整個M刷新結束到下一次對整個M全部刷新一遍為止的時間。刷新過程中存儲器不能進行正常的讀寫訪問18十月202453DRAM的刷新方式集中式刷新在一個刷新周期內，利用一段固定時間，依次對存儲矩陣的所有行逐一刷新，在此期間停止對存儲器的讀/寫操作；存在死區(qū)時間，會影響CPU的訪存操作；分散式刷新將每個系統(tǒng)工作周期分為兩部分，前半部分用于DRAM讀/寫/保持，后半部分用于刷新存儲器的一行；系統(tǒng)存取時間延長一倍，導致系統(tǒng)變慢；異步式刷新在一個刷新周期內，分散地刷新存儲器的所有行；既不會產生明顯的讀寫停頓，也不會延長系統(tǒng)的存取周期；18十月202454集中刷新方式刷新時間＝存儲矩陣行數(shù)×刷新周期這里刷新周期是指刷新一行所需要的時間18十月202455【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用集中式刷新方式，試分析其刷新過程。“死時間率”為128/4000×100%=3.2%“死區(qū)”時間為0.5μs×128=64μs周期序號tc012387138720tctctctc399901127讀/寫或維持刷新3872個周期（1936μs）刷新時間間隔（2ms）???????tctc??????128個周期(64μs)18十月202456【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用分散式刷新方式，試分析其刷新過程。存取周期延長一倍，為1μs；前0.5μs用于讀寫，后0.5μs用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個讀寫周期存取周期tC=tM+tR讀寫刷新無“死區(qū)”時間刷新周期為1μs×128行＝128μs1行的刷新時間存儲體的行數(shù)遠小于2ms，沒有必要18十月202457【例】設某存儲器的存儲矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用異步式刷新方式，試分析其刷新過程。若每隔2ms/128=15.6μs刷新一行每隔15.6μs產生一個刷新請求信號；每31.2（≈31）個工作周期中做刷新一行存儲器的操作。周期序號012

30tMtR讀/寫30周期，刷新1周期31個周期（15.5μs）???tMtM???

29012

30tMtR31個周期（15.5μs）???tMtM???

29讀/寫30周期，刷新1周期18十月202458動態(tài)RAM的刷新--刷新控制●當刷新請求和訪存請求同時發(fā)生時，應優(yōu)先進行刷新操作。教學進程DRAM刷新要注意：刷新不依賴于外部的訪問，對CPU是透明的。刷新通常是一行一行地進行的，刷新操作時僅需要行地址，不需要列地址。刷新操作類似于讀出操作，但又有所不同?？紤]刷新時，應當從單個芯片的存儲容量著手，而不是從

整個存儲器的容量著手。18十月202459當刷新請求和訪存請求同時發(fā)生時，應優(yōu)先進行刷新操作。DRAM刷新要注意：刷新不依賴于外部的訪問，對CPU是透明的。刷新通常是一行一行地進行的，刷新操作時僅需要行地址，不需要列地址。刷新操作類似于讀出操作，但又有所不同?？紤]刷新時，應當從單個芯片的存儲容量著手，而不是從

整個存儲器的容量著手。18十月202460DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發(fā)器高低少多小大低高慢快有無動態(tài)RAM和靜態(tài)RAM的比較18十月2024613.3.4存儲器容量的擴充單個存儲芯片的容量有限，實際存儲器由多個芯片擴展而成；存儲器（存儲芯片）與CPU的連接數(shù)據、地址、控制三總線連接；多個存儲芯片CPU不是一一對應連接關注存儲芯片與CPU的外部引腳存儲器容量擴充方式位擴展、字擴展、字位擴展MDRMARCPU主存地址總線數(shù)據總線讀寫SRAM、DRAM、ROM均可進行容量擴展18十月202462存儲芯片與CPU的引腳存儲芯片的外部引腳數(shù)據總線：位數(shù)與存儲單元字長相同，用于傳送數(shù)據信息；地址總線：位數(shù)與存儲單元個數(shù)為2n關系，用于選擇存儲單元；讀寫信號/WE：決定當前對芯片的訪問類型；片選信號/CS：決定當前芯片是否正在被訪問；CPU與存儲器連接的外部引腳數(shù)據總線：位數(shù)與機器字長相同，用于傳送數(shù)據信息；地址總線：位數(shù)與系統(tǒng)中可訪問單元個數(shù)為2n的關系；讀寫信號/WE：決定當前CPU的訪問類型；訪存允許信號/MREQ：決定是否允許CPU訪問存儲器；18十月202463存儲器容量的位擴展存儲單元數(shù)不變，每個單元的位數(shù)（存儲字長）增加；例如：由1K×4的存儲芯片構成1K×8的存儲器存儲芯片與CPU的引腳連接方法：地址線：各芯片的地址線直接與CPU地址線連接；數(shù)據線：各芯片的數(shù)據線分別與CPU數(shù)據線的不同位連接；片選及讀寫線：各芯片的片選及讀寫信號直接與CPU的訪存及讀寫信號連接；CPU對該存儲器的訪問是對各位擴展芯片相同地址單元的同時訪問。1K×4存儲芯片A0~A9D0~D31K×8存儲器A0~A9D0~D718十月202464D7D0CSWEA9~A01K×41K×410由1K×4的存儲芯片構成1K×8的存儲器低4位高4位18十月202465由8K×1位的芯片構成8K×8位的存儲器18十月202466存儲器容量的字(單元)擴展字擴展：每個單元位數(shù)不變，總的單元個數(shù)增加。例如：用1K×8的存儲芯片構成2K×8的存儲器存儲芯片與CPU的引腳連接方法：地址線：各芯片的地址線與CPU的低位地址線直接連接；數(shù)據線：各芯片的數(shù)據線直接與CPU數(shù)據線連接；讀寫線：各芯片的讀寫信號直接與CPU的讀寫信號連接；片選信號：各芯片的片選信號由CPU的高位地址和訪存信號產生；CPU對該存儲器的訪問是對某一字擴展芯片的一個單元訪問。1K×8存儲芯片A0~A9D0~D72K×8存儲器A0~A10D0~D718十月202467

1K×8

1K×81D7~D0A0~A9108A10低位的地址線與各芯片的地址線并聯(lián)；多余的高位地址線用來產生相應的片選信號。WE由1K×8的存儲芯片構成2K×8的存儲器CSCS18十月20246816K×8的存儲芯片：地址線14根，數(shù)據線8根，/CS，/WECPU的引腳：地址線16根，數(shù)據線8根，/MERQ，/WECPU的最高2位地址和/MREQ信號產生4個芯片的片選信號；4個存儲芯片構成存儲器的地址分配：第1片

0000000000000000

0011111111111111即0000H～3FFFH第2片

0100000000000000

0111111111111111即4000H～7FFFH第3片

1000000000000000

1011111111111111即8000H～BFFFH第4片

1100000000000000

1111111111111111即C000H～FFFFH

用16K×8的芯片構成64K×8的存儲器16K×816K×816K×816K×80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H18十月202469譯碼器/MREQA14A15/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE????????????A0A13/WED0~D7D0~D7D0~D7D0~D7D0~D7存儲芯片的字擴展連接圖作為譯碼器的使能信號作為譯碼器的地址輸入信號18十月202470字位擴展：每個單元位數(shù)和總的單元個數(shù)都增加。例如：用1K×4的存儲芯片構成2K×8的存儲器擴展方法先進行位擴展，形成滿足位要求的存儲芯片組；再使用存儲芯片組進行字擴展。要求：能夠計算出字位擴展所需的存儲芯片的數(shù)目。例如：用L×K的芯片構成M×N的存儲系統(tǒng)；所需芯片總數(shù)為M/L×N/K片。存儲芯片的字位擴展1K×4存儲芯片A0~A9D0~D32K×8存儲器A0~A10D0~D718十月202471共需要幾塊芯片，進行如何擴展？8片2M×8的SRAM芯片進行字擴展；數(shù)據線怎么連？各芯片的數(shù)據線均直接與CPU的8位數(shù)據總線連接；地址線怎么連？各芯片的地址線均直接與CPU的最低21位地址線連接；控制線怎么連？讀寫信號直接連接；剩余的高3位地址線和/MREQ和譯碼產生各芯片的片選信號/CS；【練習】用2M×8的SRAM芯片構成一個16M×8的存儲器，請回答以下問題：18十月202472存儲器與CPU的連接存儲器與CPU的連接實際上就是與三總線中相關信號的連接。包括控制總線連接、數(shù)據總線連接和地址總線連接。數(shù)據總線連接是將CPU數(shù)據總線與存儲器數(shù)據線的連接問題，對于不同型號的CPU，數(shù)據總線的數(shù)目不一定相同，需要特別注意。地址總線的連接需要考慮片選問題。18十月202473常用譯碼電路片選控制譯碼電路對高位地址進行譯碼后產生存儲芯片的片選信號；片內地址譯碼電路對低位地址譯碼實現(xiàn)片內存儲單元的尋址。接口電路中主要完成片選控制譯碼以及低位地址總線的連接。片選控制譯碼的方法有:線選法、全譯碼法、部分譯碼法和混合譯碼法等。18十月202474全譯碼法除了將低位地址總線直接與各芯片的地址線相連之外，其余高位地址線全部經譯碼后作為各芯片的片選信號。譯碼電路可以使用現(xiàn)有的譯碼器芯片。常用的譯碼芯片有：74LS139（雙2-4譯碼器）和74LS138（3-8譯碼器）等。主要有兩種情況采用全譯碼方法，當實際使用的存儲空間與CPU可訪問的最大存儲空間相同，或者實際使用的存儲空間小于CPU可訪問的最大存儲空間，而對實際空間的地址范圍有嚴格的要求時，一般采用全譯碼方法。如果存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的令其空閑，以備擴充。18十月202475例，CPU地址總線為16位，存儲芯片容量為8KB。采用全譯碼方式尋址64KB容量存儲器的結構示意圖如圖6.13所示?？梢?，全譯碼法可以提供對全部存儲空間的尋址能力。當存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出聯(lián)系的幾根作為片選控制，多余的令其空閑，以便需要時擴充。顯然，采用全譯碼法時，存儲器的地址是連續(xù)且唯一確定的，無地址間斷和地址重疊現(xiàn)象。18十月202476存儲器與CPU的連接補充例子做題思路：審題確定所需擴展的類型，選擇合適的存儲芯片；原則：盡量作簡單的擴展（位擴展—字擴展—字位擴展）分析存儲芯片和CPU的引腳特性（地址范圍、地址線數(shù)目、容量要求等），確定引腳的連接；尤其是在進行字擴展時，特別注意片選信號的產生。3-8譯碼器74LS138、雙2-4譯碼器74LS139畫出邏輯連接圖，作必要的分析說明。18十月20247774LS138譯碼器用于地址譯碼的3-8譯碼器；輸入3位地址信號，譯碼產生8個不同的選通輸出；外部的結構圖引腳作用：輸入信號A、B、C

引入所要譯碼的三位地址信號輸出信號/Y0~/Y7

對應每一個存儲單元，低電平有效使能信號G1、/G2A、/G2B

：

當且僅當G1＝1、/G2A

＝0、/G2B

＝0時，譯碼器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能控制端地址輸入端選通輸出端18十月20247874LS138譯碼器邏輯功能表18十月20247974LS138譯碼器內部結構圖18十月20248074LS139譯碼器用于地址譯碼的2-4譯碼器；輸入2位地址信號，譯碼產生4個不同的選通輸出；外部的結構圖引腳作用：輸入信號A、B

引入所要譯碼的兩位地址信號；輸出信號/Y0~/Y3

對應每一個存儲單元，低電平有效；使能信號/G：

當且僅當/G＝0時，譯碼器正常工作；使能控制端地址輸入端選通輸出端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B18十月20248174LS139譯碼器的邏輯功能表18十月202482存儲器地址段分析：

A15…A11A10A9

…

…A0

0110

0

00000000000

0110

0

11111111111

0110

1

0

0000000000

0110

1

0

1111111111存儲芯片選擇系統(tǒng)程序區(qū)：1片2K×8ROM用戶程序區(qū)：2片1K×4RAM，做位擴展

例1.設CPU有16根地址線，8根數(shù)據線，并用/MREQ作訪存控制信號

現(xiàn)有下列芯片：1K×4RAM；4K×8RAM；8K×8RAM；2K×8ROM；4K×8ROM；8K×8ROM及74LS138等電路

要求：構成地址為6000~67FFH的系統(tǒng)程序區(qū)、地址為6800~6BFFH的用戶程序區(qū)，選擇芯片并畫出邏輯連接圖。系統(tǒng)程序區(qū)2K×8位用戶程序區(qū)1K×8位再做字擴展6000H67FFH6800H6BFFH18十月202483芯片及引腳分析2K×8ROM地址線：A0~A10數(shù)據線：D0~D7控制線：/CS1K×4RAM地址線：A0~A9數(shù)據線：D0~D3控制線：/CS、/WECPU地址線：A0~A15數(shù)據線：D0~D7控制線：/WE、/MREQ2K×8ROMA0~A10D0~D7/CS/CS1K×4RAMA0~A9D0~D3/WEA15～A1101100A15～A10011010A15～A120110應使用A15～A11作為地址譯碼信號，產生各存儲芯片的/CS18十月202484邏輯連接圖1K×4RAMA9~A0D3~D0/WE/CS1K×4RAMA9~A0D3~D0/WE/CS2K×8ROMA10~A0D7~D0/CS74LS138G1/G2A/G2BCBA/Y4/Y5&CPU

A14A15/MREQA10A13A12A11A9~A0D3~D0D7~D4/WE1001001100000110118十月202485譯碼設計方案2&A15A14A13A12A11≥1≥1選通ROM區(qū)A10選通RAM區(qū)18十月202486可選存儲芯片：

1K×4RAM；4K×8RAM；8K×8RAM；

2K×8ROM；4K×8ROM；8K×8ROM；存儲器地址分析：最小8K系統(tǒng)程序區(qū)

0000

000000000000~0001

111111111111接下來的16K用戶程序區(qū)

0010

000000000000

~

0011

1111111111110100

000000000000

~

0101

111111111111最大4K系統(tǒng)程序工作區(qū)

1111

000000000000~1111

111111111111例2.CPU及芯片同上題，要求主存地址空間滿足：最小8K為系統(tǒng)程序區(qū)，與其相鄰的16K地址為用戶程序區(qū)，最大4K地址空間為系統(tǒng)程序工作區(qū)，劃出邏輯圖及指出芯片種類及片數(shù)。1片8K×8ROM，高3位地址為0002片8K×8RAM，高3位地址為001、0101片4K×8RAM，高4位地址為1111（哈爾濱工業(yè)大學1999年研究生試題）18十月202487邏輯連接圖4K×8RAMA11~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CSCPU

/MREQA12A15A14A13A11~A0D7~D0/WE8K×8RAMA12~A0D7~D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&1114K×8的芯片片選時不連接地址線A12行不行？答案：不行。CPU的每個引腳都要和芯片發(fā)生關聯(lián)。18十月202488例3.某機地址總線16根(A15～A0)，雙向數(shù)據總線8根(D7～D0)，控制總線有/MREQ(允許訪存低有效)，R/W(讀/寫)，主存地址空間分配如下：

0～8191為系統(tǒng)程序區(qū)；

8192～32767為用戶程序區(qū)；

最后2K地址空間為系統(tǒng)程序工作區(qū)；

上述地址為十進制，按字節(jié)編址，現(xiàn)有如下芯片

ROM：8K×8位

RAM：16K×1、2K×8、4K×8、8K×8

請從上述芯片中選擇適當芯片設計該計算機主存儲器，畫出主存儲器與CPU連接邏輯圖(用3:8譯碼器74LS138作片選邏輯)說明選哪些存儲器芯片，選多少片？（哈爾濱工業(yè)大學1999年研究生試題）18十月202489CPU：16根地址線，8根數(shù)據線地址分配：0—8191，共8KB（8×1024）0000000000000000

～00011111111111118192—32767，共32768-8192=24576=24×1024=24KB0010000000000000

～00111111111111110100000000000000

～01011111111111110110000000000000

～0111111111111111最后2K1111100000000000

～1111111111111111分析1片8K×8ROM高3位地址為0003片8K×8RAM高3位地址分別為001、010、0111片2K×8RAM，高5位地址為1111118十月202490邏輯連接圖2K×8RAMA10~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CS8K×8RAMA12~A0D7~D0/WE/CS+5V&8K×8RAMA12~A0D7~D0/WE/CSCPU

/MREQA11A15A14A12A10~A0D7~D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y318十月202491存儲器設計的連接要點地址線的連接用CPU的低位地址線與芯片地址線直接連接；數(shù)據線的連接用CPU的對應位數(shù)據線與芯片的數(shù)據線直接連接；讀/寫控制信號線的連接用CPU的讀/寫控制信號線直接與存儲芯片直接連接；片選線的連接一般使用CPU的高位地址線的和CPU的訪存允許控制信號線/MREQ，經譯碼器譯碼后產生各芯片的片選信號。CPU的所有引腳都要和每個芯片有一定的關聯(lián)。關鍵點，也是最容易出錯的地方。18十月202492課堂練習1設某CPU地址總線共有16根，數(shù)據總線共有16根，已知系統(tǒng)中存儲器的劃分如下：

ROM區(qū)：0000H－3FFFH

RAM區(qū)：起始地址為6000H，24K×16位的RAM區(qū)域

現(xiàn)有16K×16位ROM芯片，8K×16位RAM芯片，試完成以下問題。所需8K×16位RAM芯片的個數(shù)是多少？分析每個芯片的地址范圍，并說明譯碼方案。畫出此存儲器組成邏輯框圖（包括ROM和RAM區(qū)）。18十月202493課堂練習1的解答（1/4）所需8K×16位RAM芯片的個數(shù)

(24K/8K)×(16/16)=3片分析每個芯片的地址范圍ROM區(qū)（0000H～3FFFH）

0000000000000000～0011111111111111第一個8K×8的RAM芯片（6000～7FFFH）

0110000000000000～0111111111111111第二個8K×8的RAM芯片（8000～9FFFH）

1000000000000000～1001111111111111第三個8K×8的RAM芯片（0A000～0BFFFH）

1010000000000000～101111111111111118十月202494課堂練習1的解答（2/4）譯碼方案：（任意一種方案均為正確答案）方案1：使用A15A14A13高三位地址線通過3:8譯碼器進行譯碼；Y0和Y1任一輸出有效均可選中ROM（異或操作）；Y3、Y4、Y5分別作為3個RAM芯片的片選信號。方案2：使用A15A14高兩位地址線通過2:4譯碼器進行譯碼；Y0的輸出作為ROM的片選信號；Y1=0，且A13=1時，選通第一個RAM芯片；Y2=0，且A13=0時，選通第二個RAM芯片；Y2=0，且A13=1時，選通第三個RAM芯片；18十月202495課堂練習1的解答（3/4）——邏輯連接圖1＝118十月202496課堂練習1的解答（4/4）——邏輯連接圖218十月202497設有一存儲器系統(tǒng)，其原理圖如下，分析該存儲器系統(tǒng)。試分析各存儲器芯片的類型；請問各存儲器芯片的地址范圍分別為多少？課堂練習22K×8ROM2K×8ROM2K×8RAM2K×8RAM地址范圍0000……00001……1（0~7FFH）地址范圍0010……00011……1（800H

~FFFH）地址范圍1000……01001……1（2000H

~27FFH）地址范圍1010……01011……1（2800H

~2FFFH）18十月202498設某存儲器中，最低的8K字的存儲區(qū)為ROM區(qū)，相鄰的2K字的為RAM區(qū)，主存字長為16位，按字尋址方式讀寫。擬采用8K×8的58C65芯片構成其ROM區(qū)，采用2K×8的6116芯片構成RAM區(qū)，請問各需要多少片上述芯片？試分析各塊芯片的地址范圍，并畫出CPU與存儲系統(tǒng)的連接圖。練習118十月202499練習2設某機的最大尋址范圍為16K，16位數(shù)據總線，在0~8191地址區(qū)接有3片2K×16的RAM芯片，RAM芯片的片選信號為CS#，試回答下列問題：該機需要多少根地址線?若高位全部用于譯碼，需要對地址的高幾位進行譯碼?18十月2024100練習3已知某8位機的主存采用半導體存儲器，其地址碼為16位。若使用4K×4位的靜態(tài)RAM芯片組成該機所允許的最大主存空間，并選用模塊板結構形式，每塊板的容量為16K×8位。共需要幾塊這樣的模塊板？每個模塊板內共有多少片這樣的RAM芯片？主存共需多少片這樣的RAM芯片？CPU如何選擇各模塊板？（勿需畫圖，說明即可）18十月2024101某一存儲器系統(tǒng)的部分接線如下圖所示，請回答：RAM和ROM的存儲容量各是多少？RAM和ROM存儲器地址分配范圍各是多少？練習4A0~A9RAMD0~D7/CS

A0~A9A10ROMD0~D7/CS

A10A0~A9D0~D7

A11A12A13A14A15

A/Y0B/Y1C。。。/G2A/Y5/G2B/Y6G1/Y774LS138≥118十月2024102練習5設某微機的尋址范圍為32K，接有4片8K×1的存儲芯片，存儲芯片的片選信號為CS#，試回答下列問題：需要對地址的哪幾位進行譯碼(寫出分析過程)?譯碼輸出應接至RAM的什么地方?每片RAM的地址范圍是多少？（用二進制和十六進制標明）。若用一片16K×1的存儲芯片作低地址，4片4K×1的芯片作高地址，每片RAM的地址范圍又是多少？。18十月2024103*3.3.5高級的DRAM結構（1/4）FPM-DRAM（快速頁模式動態(tài)存儲器）根據程序局部性原理實現(xiàn)的；快速頁模式允許在選定的行中對每一個列地址進行連續(xù)快速的讀寫操作。CDRAM(帶高速緩存動態(tài)存儲器)EDRAM（增強型DRAM）CPU使用的是系統(tǒng)時鐘，而SDRAM操作要求與系統(tǒng)時鐘同步，這種同步使得SDRAM的結構與其他非同步型的DRAM不同。在DRAM芯片上集成一定數(shù)量的SRAM(高速緩存Cache)，來提高存儲器性能。18十月2024104*3.3.5高級的DRAM結構（2/4）SDRAM(同步動態(tài)存儲器)需要與系統(tǒng)時鐘相同步的外部時鐘；非同步DRAM，CPU必須等待前者完成其內部操作，才能開始下一個地址的讀寫操作；同步DRAM，在系統(tǒng)時鐘控制下SDRAM從CPU獲得地址、數(shù)據和控制信息。SDRAM連續(xù)讀寫時可達到一個CLK一個數(shù)據；一般達到5-1-1-1（第1個數(shù)據需5個時鐘，第2-4個數(shù)據一個時鐘），比EDRAM的5-2-2-2快。18十月2024105*3.3.5高級的DRAM結構（3/4）DRDRAM(接口動態(tài)存儲器)與DRAM區(qū)別：引腳定義隨命令而變，同一組引腳線可以被定義成地址或控制線，其引腳數(shù)僅為正常DRAM的1/3。DDRDRAM(雙數(shù)據傳輸率同步動態(tài)存儲器)在SDRAM的基礎上采用延時鎖相環(huán)技術提供數(shù)據選通信號對數(shù)據進行精確定位，在時鐘脈沖的上升沿和下降沿都可傳輸數(shù)據，使數(shù)據傳輸率提高1倍。SLDRAM(同步鏈動態(tài)存儲器)在原DDRDRAM基礎上發(fā)展起來，但Intel公司不支持這種標準，故難以形成氣候。18十月2024106*3.3.5高級的DRAM結構（4/4）VCMSRDRAM(虛擬通道存儲器)：由NEC公司開發(fā)，是一種“緩沖式DRAM”；由高速寄存器進行配置和控制。在實現(xiàn)高速數(shù)據傳輸?shù)耐瑫r，保持與傳統(tǒng)SDRAM的高度兼容性；特點：內存單元與通道緩沖器間的數(shù)據傳輸，與內存單元的預充電和刷新等內部操作可以并行進行。FCRAM(快速循環(huán)動態(tài)存儲器)：數(shù)據吞吐率比普通DRAM/SDRAM快4倍；特點：行列地址同時（并行）訪問，不是順序方式（先訪問行數(shù)據，后訪問列數(shù)據）。18十月20241073.4只讀存儲器和閃速存儲器3.4.1只讀存儲器ROM3.4.2閃速存儲器18十月20241083.4.1只讀存儲器掩模式ROM定義：存儲內容固定，數(shù)據在芯片制造過程中寫入，不能更改；優(yōu)點：可靠性、集成度高，價格便宜；缺點：通用性差，不能改寫內容；一次編程ROM（PROM）定義：用戶第一次使用時寫入確定內容；優(yōu)點：用戶可根據需要對ROM編程；缺點：只能寫入一次，不能更改；多次編程ROM定義：可用紫外光照射（EPROM）或電擦除（E2PROM）多次改寫其中內容；優(yōu)點：通用性較好，可反復使用；18十月20241093.4.2閃速存儲器閃速存儲器（FlashMemory）一種高密度、非易失性的讀/寫半導體存儲器，它突破了傳統(tǒng)的存儲器體系，改善了現(xiàn)有存儲器的特性。三個基本操作：編程操作、讀取操作和擦除操作閃速存儲器是在EPROM功能基礎上，增加了電路的電擦除和重新編程能力；也叫快擦型存儲器。目前流行的U盤（也稱優(yōu)盤、閃盤）即為閃速存儲器的其中一種形式。閃速存儲器的可擦寫次數(shù)一般在1萬次以上，也有人說有的U盤可多達100萬次左右（無法核實）。18十月20241103.5

高速存儲器3.5.1

雙端口存儲器3.5.2多模塊交叉存儲器3.5.3

相聯(lián)存儲器18十月20241113.5

高速存儲器限制高速計算機設計問題主要是CPU和主存儲器之間的速度匹配問題解決方法主存采用更高速的技術來縮短讀出時間還可以采用并行技術的存儲器空間并行技術：雙端口存儲器時間并行技術：多體交叉存儲器18十月20241123.5.1雙端口存儲器雙端口存儲器采用空間并行技術：同一個存儲體使用兩組相互獨立的讀寫控制線路，可并行操作。顯卡上的存儲器一般都是雙端口存儲器。讀寫特點無沖突讀寫訪問的存儲單元不同，可并行讀寫存儲體；有沖突讀寫訪問同一存儲單元，可使用/BUSY信號控制讀寫優(yōu)先順序；動畫演示：3-24.swf18十月20241133.5.2多模塊交叉存儲器

多模塊交叉存儲器采用時間并行技術。存儲器的模塊化組織方式順序方式優(yōu)點：通過直接增添模塊來擴充存儲器容量比較方便；缺點：各模塊串行工作，存儲器的帶寬受到了限制。交叉方式優(yōu)點：塊數(shù)據傳送時，可大大提高存儲器的帶寬；缺點：模塊間的依賴性強，且不易進行存儲器的容量擴充。CPU對多模塊的同時訪問；多模塊交叉存儲器在CPU所訪問連續(xù)存儲空間時，主存的訪問速度將會大幅度提高；動畫演示：3-26.swf動畫演示：3-27.swf流水線存取示意圖P903.2818十月2024114多模塊交叉存儲器——順序方式每個模塊中的單元地址是連續(xù)的；某個模塊進行存取時，其他模塊不工作，某一模塊出現(xiàn)故障時，其他模塊可以照常工作；存儲單元地址高位——模塊號；低位——模塊內的字號；如設存儲器容量32字，分成4個模塊，每個模塊8個字。這樣5位地址的寄存器可指示32個字。18十月2024115多模塊交叉存儲器——交叉方式每個模塊的單元地址是不連續(xù)的；連續(xù)地址分布在相鄰的不同模塊內。對于數(shù)據的成塊傳送，各模塊可以實現(xiàn)多模塊流水式并行存??；存儲單元地址低位——模塊號；高位——模塊內的字號；18十月2024116多模塊交叉存儲器的基本結構對每一個模塊來說，CPU是同時訪問的，從CPU發(fā)出訪存命令直到讀出信息仍然使用的是一個存儲周期時間，也就是說在存取周期內連續(xù)訪問了4個模塊，各個模塊的讀寫過程將重疊進行。實際上是一種并行存儲器結構。圖3.28流水線方式存取示意圖字模塊W4W3W2W1W0M0M3M2M1M0時間TτT:其中存取一個字的存取周期τ：總線傳送周期m：存儲器的交叉模塊為了實現(xiàn)流水線方式存取應當滿足T=m

τ，即成塊傳送可按τ間隔流水方式進行，也就是每經τ時間延遲后啟動下一個模塊18十月2024117多模塊交叉存儲器的基本結構圖3.28流水線方式存取示意圖T:其中存取一個字的存取周期τ

：總線傳送周期m：存儲器的交叉模塊為了實現(xiàn)流水線方式存取應當滿足T=m

τ

，即成塊傳送可按τ間隔流水方式進行，也就是每經

τ時間延遲后啟動下一個模塊m=T/τ稱為交叉存取度，交叉存儲器要求其模塊必須大于等于m，以保證啟動某模塊后經mτ時間再次啟動模塊時，它的上次存取操作已經完成。這樣連續(xù)啟動m個字所需的時間為t1=T+（m-1）τ而順序方式存儲器連續(xù)讀取m個字所需的時間為t2=mTt1<t2,交叉存儲器的帶寬確實大大提高了字模塊W4W3W2W1W0M0M3M2M1M0時間Tτ18十月2024118課本P91【例5】

設存儲器容量為32字,字長64位,模塊數(shù)m=4,分別用順序方式和交叉方式進行組織。存儲周期T=200ns,數(shù)據總線寬度為64位,總線傳送周期τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少？順序存儲器和交叉存儲器連續(xù)讀出m=4個字的數(shù)據信息量為

q=4×64=256位順序存儲器所需要的時間為

t1=m×T=4×200ns=800ns=8×10-7s故順序存儲器的帶寬為

W1=q/t1=256/(8×10-7)=32×107[bit/s]交叉存儲器所需要的時間為

t2=T+(m-1)×τ=200ns+(4-1)×50ns=350ns=3.5×10-7s故交叉存儲器的帶寬為

W1=q/t1=256/(3.5×10-7)=73×107[bit/s]18十月20241193.5.3相聯(lián)存儲器（補充）相聯(lián)存儲器的基本原理把存儲單元所存內容的某一部分內容作為檢索項，去檢索該存儲器，并將存儲器中與該檢索項符合的存儲單元內容進行讀出或寫入。相聯(lián)存儲器中選用來尋址存儲器的字段叫做關鍵字。相聯(lián)存儲器中項的格式 KEY，DATA

其中KEY是地址，DATA是被讀寫信息。

18十月2024120動畫演示：相聯(lián)存儲器的結構.swf被檢索出來的0111，高兩01就是key，低兩位11是被讀寫信息

18十月20241213.6

cache存儲器3.6.1

cache基本原理3.6.2

主存與cache的地址映射3.6.3

替換策略3.6.4

cache的寫操作策略3.6.5

Pentium4的cache組織18十月20241223.6.1cache基本原理使用Cache的原因CPU速度越來越快，主存儲器與CPU的速度差距越來越大，影響CPU的工作效率。Cache的作用在CPU和主存之間加一塊高速的SRAM（Cache）；主存中將要被訪問的數(shù)據提前送到Cache中；CPU訪存時，先訪問Cache，若沒有再進行從內存數(shù)據調度。使用Cache的依據在一段時間內，CPU所執(zhí)行的程序和訪問的數(shù)據大部分都在某一段地址范圍內，而該段范圍外的地址訪問很少，即訪問程序的局部性；動畫演示：3.36.swf基于程序執(zhí)行的兩個特征（局部性原理）：程序訪問的局部性：過程、循環(huán)、子程序。數(shù)據存取的局部性：數(shù)據相對集中存儲。3.6.1Cache基本原理·

存儲系統(tǒng)：中央處理器外存主存CacheCPUM1M2M3Cache

cache是介于CPU和主存之間的小容量存儲器，存取速度比主存快在主存容量配置幾百兆的情況下，Cache的典型值是幾百KB

從功能上看，Cache是主存的緩沖存儲器，由高速的SRAM組成為了追求高速，包括管理在內的全部功能由硬件實現(xiàn)，對程序員是透明的隨著半導體器件集成度的提高，已將Cache放入CPU內部，工作速度接近于CPU的速度·

能組成兩級以上的Cache系統(tǒng)片外Cache：控制邏輯一般與主存控制邏輯合成在一起片內Cache：控制邏輯在CPU內18十月20241243.6.1Cache基本原理CPU與cache之間的數(shù)據交換以字(字節(jié))為單位Cache與主存間的數(shù)據傳送以數(shù)據塊為單位一個塊(Block)由若干字組成一、Cache基本原理

Cache原理圖：LRU管理邏輯相聯(lián)存儲表CPU主存CacheCAM數(shù)據總線地址總線主存中每個8K模塊和容量16字的Cache相聯(lián)系

Cache分為4行，每行4個字分配給Cache的地址存放在相聯(lián)存儲器(CAM)中，它是按內容尋址的存儲器當CPU執(zhí)行訪存指令時，把要訪問的字(W)的地址送到CAM中如果W不在Cache中，將W從主存?zhèn)魉偷紺PU的同時，把包含W的一行（4個字）數(shù)據送入Cache，替換原來Cache中最近最少使用(LRU)的一行數(shù)據18十月202412618十月2024127Cache的有關術語

數(shù)據塊（Block）：CACHE與主存的基本劃分單位，也是主存與CACHE一次交換數(shù)據的最小單位，由多個字節(jié)（字）組成，取決與主存一次讀寫操作所能完成的數(shù)據字節(jié)數(shù)。也表明主存于CACHE之間局部總線的寬度。標記（Tag）：地址標記，CACHE每一Block具有一個唯一的標記，用來指明該Block中的數(shù)據屬于主存中哪個數(shù)據Block的副本。組(Set)：若干塊(Block)構成一個組，地址比較一般能在組內各塊間同時進行。路(Way)：Cache相關聯(lián)的等級，每一路具有獨立的地址比較機構，各路地址比較能同時進行（一般與組結合）,路數(shù)即指一組內的塊數(shù)。命中：CPU要訪問的數(shù)