集成芯片與芯粒技術(shù)白皮書2023

集成芯片與芯粒

2023技術(shù)白皮書

集成芯片前沿技術(shù)科學(xué)基礎(chǔ)專家組

中國計算機(jī)學(xué)會集成電路專業(yè)委員會

中國計算機(jī)學(xué)會容錯計算專業(yè)委員會

2023年10月

致謝集成芯片與芯粒

2023技術(shù)白皮書

在本白皮書的編寫過程中，國內(nèi)多位集成芯片和芯粒

領(lǐng)域?qū)＜覅⑴c了討論和編寫，他們的專業(yè)知識和科學(xué)洞察對

于白皮書的形成和定稿起到了重要作用。在此，對參與本白

皮書編寫工作的所有同仁表達(dá)由衷感謝。

說明：

本白皮書基于“集成芯片前沿技術(shù)科學(xué)基礎(chǔ)”專家組組織的多次討論內(nèi)容，

由秘書組全體成員共同整理和編寫而成。在編寫過程中，為了更全面地呈現(xiàn)本

領(lǐng)域相關(guān)技術(shù)，編寫組增加了部分技術(shù)調(diào)研內(nèi)容和趨勢判斷分析。集成芯片作

為一個新興領(lǐng)域，其涉及的概念和技術(shù)仍處于不斷發(fā)展之中，我們也意識到本

白皮書中可能存在內(nèi)容闡述不夠充分、不夠系統(tǒng)的問題，也誠懇歡迎提出寶貴

建議。

聯(lián)系人：韓銀和（中國科學(xué)院計算技術(shù)研究所），秘書組組長

郵箱：yinhes@

集成芯片與芯粒

Contents2023

目技術(shù)白皮書

錄

01前言01

1.1背景01

1.2本白皮書的意義02

02集成芯片的內(nèi)涵03

2.1集成芯片與芯粒的定義03

2.2集成芯片是集成電路性能提升的第三條路徑04

2.3集成芯片將引導(dǎo)集成電路設(shè)計的新范式06

2.4集成芯片的現(xiàn)狀和趨勢07

03集成芯片的架構(gòu)與電路設(shè)計09

3.1從集成芯片到芯粒:分解與組合的難題09

3.2芯粒間互連網(wǎng)絡(luò)11

3.3多芯粒系統(tǒng)的存儲架構(gòu)13

3.4芯?；ミB的接口協(xié)議15

3.5芯粒間的高速接口電路16

3.6集成芯片大功率供電電路17

04集成芯片EDA和多物理場仿真19

4.1集成芯片對自動化設(shè)計方法與EDA工具的新需求19

4.2芯粒間互連線的電磁場仿真與版圖自動化20

4.3芯粒尺度的電—熱—力多場耦合仿真21

4.4集成芯片的可測性和測試22

05集成芯片的工藝原理24

5.1RDL/硅基板(INTERPOSER)制造工藝24

5.2高密度凸點(diǎn)鍵合和集成工藝25

5.3基于半導(dǎo)體精密制造的散熱工藝26

06白皮書觀點(diǎn):集成芯片的挑戰(zhàn)與機(jī)遇28

6.1從堆疊法到構(gòu)造法的集成芯片，是符合我國國情和產(chǎn)業(yè)現(xiàn)狀的

一條現(xiàn)實(shí)發(fā)展道路28

6.2集成芯片的三大科學(xué)問題與十大技術(shù)難題29

07參考文獻(xiàn)31

前言

01集成芯片與芯粒

PARTONE2023技術(shù)白皮書

1.1背景

集成電路是現(xiàn)代信息技術(shù)的產(chǎn)業(yè)核心和基礎(chǔ)。隨著信息技術(shù)的不斷發(fā)展，人工智能、自動駕駛、

云計算等應(yīng)用通常要分析和處理海量數(shù)據(jù)，這對計算裝置的算力提出了全新的要求。例如，在人工智

能領(lǐng)域，人工智能大模型的算力需求在以每3-4個月翻倍的速度增長。然而，集成電路設(shè)計遇到“功

耗墻”、“存儲墻”、“面積墻”，傳統(tǒng)集成電路尺寸微縮的技術(shù)途徑難以推動算力持續(xù)增長。另一

方面，在“萬物智能”和“萬物互聯(lián)”的背景下，產(chǎn)業(yè)應(yīng)用呈現(xiàn)出“碎片化”特點(diǎn)，需要探索新的芯

片與系統(tǒng)的設(shè)計方法學(xué)，滿足應(yīng)用對芯片敏捷設(shè)計的要求。

在這樣的背景下，需要一種新的技術(shù)途徑，可以進(jìn)一步突破芯片算力極限、降低芯片設(shè)計復(fù)雜度。

集成芯片是芯粒級半導(dǎo)體制造集成技術(shù)，通過半導(dǎo)體技術(shù)將若干芯粒集成在一起，形成新的高性能、

功能豐富的芯片。通過芯粒的復(fù)用和組合，可快速滿足多種多樣的應(yīng)用需求，帶來芯片設(shè)計、制造、

下游需求等全產(chǎn)業(yè)鏈的變革。

對于我國而言，集成芯片技術(shù)對于集成電路產(chǎn)業(yè)具有更加重要意義。由于我國在集成電路產(chǎn)業(yè)的

一些先進(jìn)裝備、材料、EDA以及成套工藝等方面被限制，導(dǎo)致我國短期內(nèi)難以持續(xù)發(fā)展尺寸微縮的

技術(shù)路線。集成芯片技術(shù)提供了一條利用自主集成電路工藝研制跨越1-2個工藝節(jié)點(diǎn)性能的高端芯

片技術(shù)路線。同時，我國集成電路產(chǎn)業(yè)具有龐大市場規(guī)模優(yōu)勢，基于現(xiàn)有工藝制程發(fā)展集成芯片技術(shù)

可以滿足中短期的基本需求，并可借助大規(guī)模的市場需求刺激集成芯片技術(shù)的快速進(jìn)步，走出我國集

成電路產(chǎn)業(yè)發(fā)展特色，并帶動尺寸微縮路徑和新原理器件路徑的共同發(fā)展。

本技術(shù)白皮書邀請了集成芯片與芯粒領(lǐng)域的優(yōu)勢研究力量，詳實(shí)分析了集成芯片的技術(shù)途徑和國

內(nèi)外發(fā)展現(xiàn)狀，總結(jié)了我國在集成芯片領(lǐng)域的基礎(chǔ)優(yōu)勢和面臨的挑戰(zhàn)，希望能夠?yàn)榧夹g(shù)規(guī)劃、技術(shù)攻

關(guān)、產(chǎn)業(yè)政策等提供參考。在撰寫過程中，有很多未盡之處和編委們的知識所限，也請批評指正。

01前言集成芯片與芯粒

2023技術(shù)白皮書

集成芯片的內(nèi)涵

02集成芯片與芯粒

PARTTWO2023技術(shù)白皮書

1.2本白皮書意義

本白皮書闡述了集成芯片與芯粒的內(nèi)涵、集成芯片架構(gòu)與電路設(shè)計技術(shù)、集成芯片EDA和多物

理場仿真技術(shù)、集成芯片的工藝原理，最后介紹了集成芯片的設(shè)計挑戰(zhàn)與機(jī)遇。具體結(jié)構(gòu)如下：

2.1集成芯片與芯粒的定義

第一章介紹了發(fā)展集成芯片和芯粒的重要意義以及本技術(shù)白皮書的內(nèi)容。

第二章概述了集成芯片與芯粒的內(nèi)涵。傳統(tǒng)集成電路是通過將大量晶體管集成制造在一個硅襯底的二維平面上形成的芯片。集成芯片是

指先將晶體管集成制造為特定功能的芯粒（Chiplet），再按照應(yīng)用需求將芯粒通過半導(dǎo)體技術(shù)集成

第三章分析了集成芯片架構(gòu)與電路設(shè)計技術(shù)，詳細(xì)闡述集成芯片設(shè)計方法、多芯粒并行架構(gòu)、芯

制造為芯片。其中，芯粒（Chiplet）是指預(yù)先制造好、具有特定功能、可組合集成的晶片（Die），

粒互連接口協(xié)議以及芯粒間高速接口電路等關(guān)鍵技術(shù)。

也有稱為“小芯片”，其功能可包括通用處理器、存儲器、圖形處理器、加密引擎、網(wǎng)絡(luò)接口等[1]-[10]。

分析了集成芯片EDA和多物理場仿真的相關(guān)技術(shù)，包括集成芯片布局布線EDA、芯粒尺

第四章硅基板（SiliconInterposer），是指在集成芯片中位于芯粒和封裝基板（Substrate）之間連接多個芯

度的電-熱-力多場耦合仿真以及集成芯片的可測性與測試技術(shù)。

粒且基于硅工藝制造的載體，也有稱為“硅轉(zhuǎn)接板”、“中介層”。硅基板通常包含多層、高密度互

第五章分析了集成芯片的工藝原理，包括RDL/硅基板（Interposer）制造工藝、高密度凸點(diǎn)鍵連線網(wǎng)絡(luò)、硅通孔(ThroughSiliconVia,TSV)和微凸點(diǎn)(MicroBump)，保證了電源、數(shù)據(jù)信號在芯

合和集成工藝、基于半導(dǎo)體精密制造的散熱工藝等。粒之間和封裝內(nèi)外的傳輸，而且可以集成電容、電感等無源元件和晶體管等有源電路。

第六章討論了集成芯片的設(shè)計挑戰(zhàn)與機(jī)遇，為未來集成芯片的發(fā)展提供參考路徑。

集成芯片

在高性能芯片發(fā)展受制的背景下，從我國的產(chǎn)業(yè)現(xiàn)狀出發(fā)，發(fā)展集成芯片——這條不單純依賴尺

芯粒/chiplet

寸微縮的新路徑，是我國集成電路領(lǐng)域的重要的發(fā)展方向。本白皮書希望學(xué)術(shù)界和產(chǎn)業(yè)界更廣泛而深

重大突破

入地了解集成芯片和芯粒技術(shù)，共同推進(jìn)集成芯片技術(shù)蓬勃發(fā)展。

集成

硅基板突破單芯片光刻面積瓶頸

突破封裝連接極限

突破設(shè)計周期制約

圖2.1集成芯片與芯粒的定義

集成芯片的概念源于2010年臺積電的蔣尚義博士提出的“先進(jìn)封裝”概念，他提出可以通過半

導(dǎo)體互連技術(shù)連接兩顆芯片，從而解決單芯片制造的面積上限，解決板級連接的帶寬極限問題。而后，

時任美國美滿電子公司總裁的周秀文博士（SehatSutrardja）將“模塊化”設(shè)計思想與方法進(jìn)一步融入。

經(jīng)過多年學(xué)術(shù)界和企業(yè)的發(fā)展，“先進(jìn)封裝”已無法涵蓋多芯粒集成后所形成的新系統(tǒng)的科學(xué)與技術(shù)，

于是在2022年自然科學(xué)基金委召開的雙清論壇上，孫凝暉院士、劉明院士以及蔣尚義先生等我國學(xué)

者在凝練相關(guān)基礎(chǔ)技術(shù)后提出“集成芯片（IntegratedChips）”這一概念替代“先進(jìn)封裝”、“芯?！?/p>

等稱謂，用于表達(dá)其在體系結(jié)構(gòu)、設(shè)計方法學(xué)、數(shù)理基礎(chǔ)理論、工程材料制造等領(lǐng)域中更豐富的含義。

集成芯片設(shè)計對比傳統(tǒng)的集成電路單芯片設(shè)計可實(shí)現(xiàn)如下突破:

首先，它可實(shí)現(xiàn)更大的芯片尺寸，突破目前的制造面積局限，推動芯片集成度和算力持續(xù)提升；

其次，它通過引入半導(dǎo)體制造工藝技術(shù)，突破傳統(tǒng)封裝的互連帶寬、封裝瓶頸；最后，它通過芯粒級

的IP復(fù)用/芯粒預(yù)制組合，突破規(guī)模爆炸下的設(shè)計周期制約，實(shí)現(xiàn)芯片的敏捷設(shè)計。

除了上述技術(shù)突破外，集成芯片還能獲得成本上的收益。傳統(tǒng)的單一芯片制造尺寸越大，制造過

23

02集成芯片的內(nèi)涵集成芯片與芯粒

2023技術(shù)白皮書

程中的缺陷率和成本越高。而芯粒技術(shù)允許將一個大尺寸的芯片拆分為多個小尺寸的芯粒，每個芯粒

獨(dú)立進(jìn)行制造。由于芯粒尺寸相對較小，可以更好地控制制造過程，減少制造缺陷率和成本。另外，

不同芯?？捎貌煌墓に囍瞥掏瓿桑黄茊我还に嚨木窒?。例如，可以將傳統(tǒng)的電子芯片與光電子器

件集成在同一芯片上，實(shí)現(xiàn)光電混合芯片。這種光電混合芯片結(jié)合了電子和光子的優(yōu)勢，可以在高速

數(shù)據(jù)傳輸、光通信、光計算等領(lǐng)域發(fā)揮重要作用。上述技術(shù)也能夠?qū)崿F(xiàn)更多種類的新型芯片。例如，

集成傳感器、處理器、無線通信模塊和人工智能加速器等多種功能，可以構(gòu)建出具備感知-存儲-計算-

通信-控制一體的智能芯片。

在集成芯片發(fā)展過程中，有一些并行發(fā)展的概念。集成芯片和封裝、微系統(tǒng)主要區(qū)別在于設(shè)計方

法與制造技術(shù)。集成芯片是自上而下的構(gòu)造設(shè)計方法，芯粒的功能是由應(yīng)用分解得到的，而不是基于

現(xiàn)有模組、通過堆疊設(shè)計方法實(shí)現(xiàn)性能和功能的擴(kuò)展。集成芯片基于半導(dǎo)體制造技術(shù)實(shí)現(xiàn)集成，無論

連接和延遲，都接近于芯片而不是PCB或者有機(jī)基板，因此最早做集成芯片工作的是臺積電等芯片

圖2.3提升芯片性能的第一條路徑:摩爾定律

制造廠商。另外，我國科學(xué)家也提出了晶上系統(tǒng)[13]和集成系統(tǒng)[14]等概念，在技術(shù)理念上與集成

芯片有很多類似之處，相比而言，集成芯片更側(cè)重于綜合性和面向芯片形態(tài)。隨著集成電路工藝進(jìn)入5nm以下，尺寸微縮接近物理極限，單純依靠縮小晶體管尺寸提高芯片

性能的空間變小，同時帶來了成本與復(fù)雜度的快速提高。芯片散熱能力、傳輸帶寬、制造良率等多種

因素共同影響，形成了芯片功耗墻、存儲墻、面積墻等瓶頸，限制了單顆芯片的性能提升?？梢哉f，

摩爾定律的放緩已成為國際和我國集成電路發(fā)展的重大挑戰(zhàn)。

2.2集成芯片是集成電路性能提升的三條路徑

第二條路徑是通過發(fā)展新原理器件，研發(fā)新材料，實(shí)現(xiàn)單個晶體管器件的性能提升。隨著鐵電

從技術(shù)上看，目前主要有三條提升芯片性能的發(fā)展路徑，如圖2.2所示，三條技術(shù)路徑從不同維存儲器FeRAM、阻變存儲器RRAM、磁存儲器MRAM、相變存儲器PCM、鐵電晶體管FeFET等

度共同推動集成電路的發(fā)展。多種新原理器件的發(fā)展，結(jié)合寬禁帶半導(dǎo)體、二維材料、碳納米管等新材料的研究，探索超越傳統(tǒng)

CMOS器件性能/能效的新型器件和突破馮諾依曼架構(gòu)的新型計算范式成為一個重要的研究領(lǐng)域。然

而，新原理器件是面向未來的芯片性能提升發(fā)展路徑，從科學(xué)研究到實(shí)際應(yīng)用的周期通常較長，難以

在短時間內(nèi)解決當(dāng)前高性能集成電路芯片受限的挑戰(zhàn)。

二維材料

晶圓級集成

第

二FeFET

條光電集成

路FeRAM大芯片

徑

:

新PCM3D集成

器

件ReRAM

新2.5D集成

材MRAM

料

碳納米管

高K材料EUVCFET

FinFETGAA

第一條路徑：尺寸微縮

圖2.4提升芯片性能的第二條路徑:新原理器件

圖2.2提升芯片性能的三條路徑

隨著技術(shù)體系和產(chǎn)業(yè)生態(tài)逐漸構(gòu)建，集成芯片將發(fā)展為芯片性能提升的第三條主路徑。芯片的性

第一條路徑是通過將晶體管的尺寸不斷微縮實(shí)現(xiàn)集成密度和性能的指數(shù)式提升，也被稱為遵循“摩能主要取決于芯片集成的晶體管規(guī)模，而晶體管規(guī)模又取決于芯片制造面積。集成芯片路徑能夠有效

爾定律”的發(fā)展路徑。1965年戈登·摩爾指出，集成電路的晶體管數(shù)目大約每18-24個月增加一倍。突破芯片制造的面積墻瓶頸。芯片的“面積墻”，是指單顆芯片的制造面積受限于光刻機(jī)可處理的極

摩爾定律、登納德縮放定律、以及同時期的體系架構(gòu)創(chuàng)新，包括指令級并行、多核架構(gòu)等，共同推動限尺寸和良率。一方面，最先進(jìn)的高性能芯片（如NVIDIAH100GPU等）面積正在接近光刻面積極限。

了芯片性能隨工藝尺寸微縮的指數(shù)式提升。同時，單芯片良率隨面積增長快速下降，在高成本的先進(jìn)工藝下，該問題更加具有挑戰(zhàn)性。集成芯片

45

02集成芯片的內(nèi)涵集成芯片與芯粒

2023技術(shù)白皮書

能夠通過多顆芯粒與基板的2.5D/3D集成，突破單芯片光刻面積的限制和成品率隨面積下降的問題，集成芯片將帶來基于芯粒復(fù)用的芯片敏捷設(shè)計方法。未來，芯片的發(fā)展需要應(yīng)對物端計算系統(tǒng)碎

成為進(jìn)一步提升芯片性能的可行路徑。另外一方面，集成芯片技術(shù)是一條不單純依賴尺寸微縮路線提片化，多樣性的挑戰(zhàn)[11]；同時，每個芯片對應(yīng)的市場都較小，難以實(shí)現(xiàn)如PC、手機(jī)芯片大的出貨量，

升芯片性能的重要途徑，在短期內(nèi)難以突破自主EUV光刻機(jī)和先進(jìn)節(jié)點(diǎn)制造工藝的情況下，可以提這個矛盾現(xiàn)象也被稱為“昆蟲綱悖論”——系統(tǒng)個性化和通用性的矛盾[12]。隨著芯片制程的不斷微縮，

供一條利用自主低世代集成電路工藝實(shí)現(xiàn)跨越1-2個工藝節(jié)點(diǎn)的高端芯片性能的技術(shù)路線?；谠较冗M(jìn)的工藝制程來設(shè)計物端芯片面臨的復(fù)雜度和設(shè)計成本將進(jìn)一步加劇上述問題?，F(xiàn)有的物端

芯片的設(shè)計方法，是將大量第三方IP與專有IP整合形成SoC，并在采用同一個制程工藝進(jìn)行制造。

集成芯片這一第三條路徑與尺寸微縮、新原理器件的前兩條路徑并不互斥。三條路徑分別從不同

典型的IP包括CPU、模擬傳感器、存儲器、加速器、接口驅(qū)動等。上述在一個單芯片上集成的方案

的維度提升芯片性能，并能夠相輔相成。集成芯片能夠根據(jù)應(yīng)用的性能、功耗、成本等需求進(jìn)行合理

在設(shè)計復(fù)雜度和商業(yè)成本上難以解決昆蟲綱悖論。

的功能劃分，最優(yōu)化各個芯粒的工藝節(jié)點(diǎn)。尺寸微縮路徑為集成芯片中單個芯粒的性能提升和芯粒間

互連帶寬的提升提供了一個重要的設(shè)計維度；在制造工藝較為成熟之后，基于新原理器件的特定功能集成芯片技術(shù)為解決昆蟲綱悖論提供了一條新思路。除了具有核心優(yōu)勢的專用“芯?！蓖?，集成

芯粒也可以引入到集成芯片中，為進(jìn)一步的性能和功能提升提供發(fā)展驅(qū)動力。芯片設(shè)計廠商可以選擇第三方的“芯粒”預(yù)制件形式提供的IP，通過半導(dǎo)體集成工藝將芯粒在一個

封裝體內(nèi)相連接。上述方案能夠降低芯片設(shè)計難度，提升靈活性和效率，適應(yīng)各種碎片化應(yīng)用場景。

商業(yè)上，上述方案僅對芯粒預(yù)制件的出貨量提出需求，如CPU，藍(lán)牙/Wifi模組等核心模塊，可以大

2.3集成芯片將引導(dǎo)集成電路設(shè)計的新范式大降低商業(yè)成本，并規(guī)避單一芯片廠商可能造成的壟斷風(fēng)險。集成芯片為碎片化的萬物智能、萬物互

連的人機(jī)物三元融合時代提供一種新的設(shè)計范式。

系統(tǒng)工程學(xué)中，即使元器件性能相對落后，通過復(fù)雜系統(tǒng)跨學(xué)科優(yōu)化，也可以實(shí)現(xiàn)高性能系統(tǒng)，

或者反過來“如果一個一個局部構(gòu)件彼此不協(xié)調(diào)，那么，即使這些構(gòu)件的設(shè)計和制造從局部看是很先傳感器模塊應(yīng)用1芯片

進(jìn)的，但這部機(jī)器的總體性能還是不合格的”。集成芯片采用系統(tǒng)工程學(xué)的原理，發(fā)展自上而下構(gòu)造芯片復(fù)用

法的集成電路設(shè)計新范式。自上而下意味著芯片結(jié)構(gòu)適配應(yīng)用特征，自上而下采用“分解-組合-集成”模塊

方法應(yīng)用2芯片

的方法。根據(jù)應(yīng)用特征，抽象分解成若干標(biāo)準(zhǔn)的芯粒預(yù)制件，將眾多芯粒預(yù)制件，按照結(jié)構(gòu)組合成不…

計算

同應(yīng)用領(lǐng)域的芯片，將芯片制造分解為芯粒預(yù)制件的制造和多芯粒集成。下例展示了處理器芯片采用

芯片應(yīng)用3芯片

集成芯片范式后的新流程：模塊…

執(zhí)行器

應(yīng)用需求驅(qū)動芯片

模塊應(yīng)用N芯片

圖2.6集成芯片設(shè)計新范式

2.4集成芯片的現(xiàn)狀和趨勢

最早的集成芯片原型是由臺積電與美國賽靈思（Xilinx）公司共同完成的一款大容量FPGA芯片

V7200T，它將四個大規(guī)模的FPGA芯粒在一塊硅基板（Interposer）上連接在一起，形成一個超過

2000個可編程邏輯門的系統(tǒng)。借助這一芯片的開發(fā)，臺積電也完成了基于半導(dǎo)體工藝的芯片互連封

裝技術(shù)，稱為Chip-on-Wafer-on-Substrate（CoWoS）。目前這一技術(shù)作為2.5D集成芯片的代表

性工藝，廣泛的應(yīng)用于高性能處理器芯片產(chǎn)品中。第一個采用CoWoS技術(shù)的處理器集成芯片是英偉

達(dá)公司的GP100GPU芯片，它的結(jié)構(gòu)是通過CoWoS工藝將GPU芯粒和多個HBM芯粒在一個封

裝體內(nèi)集成，最大化處理器與存儲之間的通信帶寬，硅基板尺寸超過1個光罩（858mm2）。我國華

為海思公司設(shè)計的昇騰910芯片[3]，也是基于這一技術(shù)將3種、6個芯粒的集成，實(shí)現(xiàn)了高算力的

圖2.5自上而下的“分解-組合-集成”設(shè)計范式在處理器芯片上的示例人工智能處理器。

67

02集成芯片的內(nèi)涵集成芯片與芯粒

2023技術(shù)白皮書

2011年2016年2019年2022/23年集成芯片的架構(gòu)與電路設(shè)計

03集成芯片與芯粒

PARTTHREE2023技術(shù)白皮書

IntelPonteVecchio

英偉達(dá)華為昇騰910

XilinxV72000TGP100AI+SRAM+DRAM+Base+Bridge

顆相同芯粒GPU+DRAMx4AI+DRAM+IO6種芯粒共47顆3D集成3層堆疊

4FPGA種芯粒共顆從集成芯片到芯粒：分解與組合的難題

集成層堆疊2種芯粒共5顆363.1

2.5D2集成AMDMI300

先進(jìn)封裝概念被提出2.5D集成2層堆疊2.5D

2層堆疊CPU+GPU+SRAM+DRAM+Bridge

種芯粒共顆集成層堆疊

5213D4集成芯片采用了“分解-組合-集成”的新設(shè)計范式?！胺?/p>

圖2.7集成芯片朝向更多數(shù)量和種類的大規(guī)模方向解”是指根據(jù)不同應(yīng)用的特征，抽象出若干標(biāo)準(zhǔn)的芯粒預(yù)制件；

近年來，隨著TSV、銅-銅混合鍵合等工藝的成熟，3D集成芯片成為了高性能處理器領(lǐng)域新的“組合”指將眾多的芯粒預(yù)制構(gòu)件按照某種結(jié)構(gòu)組合設(shè)計成不

發(fā)展趨勢。美國AMD和Intel公司均基于3D集成芯片技術(shù)，設(shè)計了面向超算的高性能超算處理器芯同應(yīng)用領(lǐng)域所需要的專用芯片和系統(tǒng)。根據(jù)目標(biāo)應(yīng)用，構(gòu)建最

片。上述產(chǎn)品將將6-8種，超過20個芯粒的芯粒集成在一個系統(tǒng)中，最終實(shí)現(xiàn)了更大規(guī)模（千億以優(yōu)的芯粒分解-組合設(shè)計方法是重要的技術(shù)難題。

上規(guī)模數(shù)量級晶體管）、更復(fù)雜的集成。在2.5D集成上，基于重分布層（Re-DistributionLayer）