典型的組合邏輯集成電路.ppt

1、4.4 若干典型的組合邏輯集成電路,4.4.1 編碼器,4.4.2 譯碼器/數(shù)據(jù)分配器,4.4.3 數(shù)據(jù)選擇器,4.4.4 數(shù)值比較器,4.4.5 算術運算電路,1、)編碼器 (Encoder)的概念與分類,編碼：賦予二進制代碼特定含義的過程稱為編碼。,如：8421BCD碼中，用1000表示數(shù)字8,如：ASCII碼中，用1000001表示字母A等,編碼器：具有編碼功能的邏輯電路。,4.4.1 編碼器,4.4 若干典型的組合邏輯集成電路,能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。,如8線-3線編碼器：將8個輸入的信號分別編成 8個3位二進 制數(shù)碼輸出。,如BCD編碼器：將10個編碼輸入

2、信號分別編成10個4位碼輸出。,編碼器的邏輯功能：,1、)編碼器 (Encoder)的概念與分類,編碼器的分類：普通編碼器和優(yōu)先編碼器。,普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。,優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)先級別，只對其中優(yōu)先權最高的一個進行編碼。,1、)編碼器 (Encoder)的概念與分類,二進制編碼器的結構框圖,普通二進制編碼器,1、編碼器的工作原理,(1) 4線2線普通二進制編碼器 (設計),編碼器的輸入為高電平有效。,1、編碼器的工作原理,該電路是否可以再簡化？,(2.) 鍵盤

3、輸入8421BCD碼編碼器（分析）,代碼輸出,使能標志,編碼輸入,該編碼器為輸入低電平有效,2. 鍵盤輸入8421BCD碼編碼器功能表,當所有的輸入都為1時， Y1Y0 = ？,Y1Y0 = 00,無法輸出有效編碼。,結論：普通編碼器不能同時輸入兩個已上的有效編碼信號,I2 = I3 = 1 , I1= I0= 0時， Y1Y0 = ？,Y1Y0 = 00,3. 優(yōu)先編碼器,優(yōu)先編碼器的提出：,實際應用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。,必須根據(jù)輕重緩急，規(guī)定好這些外設允許操作的先后次 序，即優(yōu)先級別。,識別多個編碼請求信號的優(yōu)先級別，并進行相應編碼的邏輯部件稱為優(yōu)先編碼器。,(2)優(yōu)

4、先編碼器線(42 線優(yōu)先編碼器)（設計）,（1）列出功能表,高,低,（2）寫出邏輯表達式,（3）畫出邏輯電路（略）,輸入編碼信號高電平有效，輸出為二進制代碼,輸入為編碼信號I3 I0 輸出為Y1 Y0,優(yōu)先編碼器CD4532的示意框圖、引腳圖,2 集成電路編碼器,CD4532電路圖,優(yōu)先編碼器CD4532功能表,為什么要設計GS、EO輸出信號？,用二片CD4532構成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。,。,0,0,0 0 0 0 0,無編碼輸出,0,。,1,1,0 0 0 0,0,0 1 1 1,那塊芯片的優(yōu)先級高？,1,。,1,0,1 0 0 0,0,1 1 1

5、1,譯碼器的分類：,譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài)),1 譯碼器的概念與分類,譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。,唯一地址譯碼器,代碼變換器,將一系列代碼轉換成與之一一對應的有效信號。,將一種代碼轉換成另一種代碼。,二進制譯碼器 二十進制譯碼器 顯示譯碼器,常見的唯一地址譯碼器：,4.4.2 譯碼器/數(shù)據(jù)分配器,2線 - 4線譯碼器的邏輯電路(分析）,（1.） 二進制譯碼器,n 個輸入端,使能輸入端,2n個輸出端,設輸入端的個數(shù)為n，輸出端的個數(shù)為M 則有 M=2n,2、 集成電路譯碼器,(a) 74HC139集成譯碼器,(1.

6、 )二進制譯碼器,邏輯符號說明,邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關系。在推導表達式的過程中，如果低有效的輸入或輸出變量(如)上面的“”號參與運算(如E變?yōu)镋 )，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。,(b) 74HC138(74LS138)集成譯碼器,引腳圖,邏輯圖,74HC138集成譯碼器,邏輯圖,74HC138集成譯碼器功能表,1、已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。,譯碼器的應用,2、譯碼器的擴展,用74X139和74X138構成5線-32線譯碼

7、器,基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。,3、用譯碼器實現(xiàn)邏輯函數(shù)。,. . .,當E3 =1 ，E2 = E1 = 0時,用一片74HC138實現(xiàn)函數(shù),首先將函數(shù)式變換為最小項之和的形式,在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合 邏輯函數(shù).,數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。,數(shù)據(jù)分配器示意圖,用74HC138組成數(shù)據(jù)分配器,用譯碼器實現(xiàn)數(shù)據(jù)分配器,0 1 0,C B A,74HC138譯碼器作為數(shù)據(jù)分配器時的功能表,集成二十進制譯碼器 7442,功能：將8421BCD碼譯成為10個狀態(tài)輸出。,功能表,對于BCD

8、代碼以外的偽碼（10101111這6個代碼）Y0 Y9 均為高電平。,（2） 集成二十進制譯碼器7442,顯示譯碼器,1. 七段顯示譯碼器,（1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。,常用的集成七段顯示譯碼器,-CMOS七段顯示譯碼器74HC4511,CMOS七段顯示譯碼器74HC4511功能表,CMOS七段顯示譯碼器74HC4511功能表(續(xù)),例 由74HC4511構成24小時及分鐘的譯碼電路如圖所示， 試分析小時高位是否具有零熄滅功能。,4.3.3 數(shù)據(jù)選擇器,1、數(shù)據(jù)選擇器的定義與功能,數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。

9、,數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關，又稱“多路開關” 。,4選1數(shù)據(jù)選擇器,2 位地址碼輸入端,使能信號輸入端，低電平有效,1路數(shù)據(jù)輸出端,（1）邏輯電路,數(shù) 據(jù) 輸 入 端,（2）工作原理及邏輯功能,74LS151功能框圖,2、集成電路數(shù)據(jù)選擇器,8選1數(shù)據(jù)選擇器74HC151,2、集成電路數(shù)據(jù)選擇器,2個互補輸出端,8 路數(shù)據(jù)輸入端,1個使能輸入端,3 個地址輸入端,74LS151的邏輯圖,3、74LS151的功能表,數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器,控制Di ，就可得到不同的邏輯函數(shù)。,5、數(shù)據(jù)選擇器74LS151的應用,比較Y與L，當 D3=D

10、5=D6=D7= 1 D0=D1=D2=D4=0時，,Y=L,例1 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù),解:,利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟,a、將函數(shù)變換成最小項表達式,b、將使器件處于使能狀態(tài),c、地址信號S2、 S1 、 S0 作為函數(shù)的輸入變量,d、處理數(shù)據(jù)輸入D0D7信號電平。邏輯表達式中有mi ,則相應Di =1，其他的數(shù)據(jù)輸入端均為0。,總結:,用兩片74151組成二位八選一的數(shù)據(jù)選擇器, 數(shù)據(jù)選擇器的擴展 位的擴展,字的擴展,將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器，, 實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉換,1. 1位數(shù)值比較器(設計),數(shù)值比較器：

11、對兩個1位數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。,輸入：兩個一位二進制數(shù) A、B。,輸出：,4.4.4 數(shù)值比較器,1位數(shù)值比較器,2、2 位數(shù)值比較器：,輸入：兩個2位二進制數(shù) A=A1 A0 、B=B1 B0,能否用1位數(shù)值比較器設計兩位數(shù)值比較器?,比較兩個2 位二進制數(shù)的大小的電路,當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結果就是兩個數(shù)的比較結果。,當高位相等時，兩數(shù)的比較結果由低位比較的結果決定。,用一位數(shù)值比較器設計多位數(shù)值比較器的原則,真值表,FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),

12、FAB = (A1B1) + ( A1=B1)(A0B0),FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB = (A1B1) + ( A1=B1)(A0B0),3 集成數(shù)值比較器,(1. ) 集成數(shù)值比較器74LS85的功能,74LS85的引腳圖,74LS85是四位數(shù)值比較器 ，其工作原理和兩位數(shù)值比較器相同。,74LS85的示意框圖,4位數(shù)值比較器74LS85的功能表,用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴展方式）。,2. 集成數(shù)值比較器的位數(shù)擴展,輸入: A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B

13、2B1B0,用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴展方式）。,采用串聯(lián)擴展方式數(shù)值比較器,用74HC85組成16位數(shù)值比較器的并聯(lián)擴展方式。,4.4.5 算術運算電路,在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加 -半加 在兩個二進制數(shù)相加時，考慮低位進位的相加 -全加 加法器分為半加器和全加器兩種。,半加器,全加器,1、半加器和全加器,兩個4 位二進制數(shù)相加:,（1） 1位半加器（Half Adder）,不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。,半加器的真值表,邏輯表達式,如用與非門實現(xiàn)最少要幾個門?,C = AB,邏輯圖,（2） 全加器（Full Adder）,全

14、加器真值表,全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。,你能用7415174138設計全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?,于是可得全加器的邏輯表達式為,加法器的應用,全加器真值表,ABC有奇數(shù)個1時S為1； ABC有偶數(shù)個1和全為0時 S為0。 -用全加器組成三位二進制代碼 奇偶校驗器,用全加器組成八位二進制代碼 奇偶校驗器，電路應如何連接？,（1）串行進位加法器,如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?,低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度

15、不高。,2、多位數(shù)加法器,定義兩個中間變量Gi和Pi ：,Gi= AiBi,（2）超前進位加法器,提高運算速度的基本思想：設計進位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。,定義第i 位的進位信號（Ci ）：,Ci= GiPi Ci-1,4位全加器進位信號的產(chǎn)生：,C0= G0+P0 C-1,C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1,C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1,C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P

16、3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1),Gi= AiBi,Ci= GiPi Ci-1,集成超前進位產(chǎn)生器74LS182,邏輯圖,邏輯符號,超前進位集成4位加法器74LS283,74HC283邏輯框圖,74HC283邏輯框圖,4. 超前進位加法器74LS283的應用,例1. 用兩片74LS283構成一個8位二進制數(shù)加法器。,在片內(nèi)是超前進位，而片與片之間是串行進位。,余3碼輸出,1,1,0,0,例. 用74283構成將8421BCD碼轉換為余3碼的 碼制轉換電路 。,8421碼,余3碼,0000,0001,0010,0011,0100,0101,+0011,+0011,+0011,CO,3 減法運算,在實際應用中，通常是將減法運算