CMOS反相器的分析與設計.ppt

1、第3章 CMOS反相器的分析與設計,第3章 CMOS反相器的分析與設計,3.1 CMOS反相器的結構和基本特性 3.2 CMOS反相器的直流特性 3.3 CMOS反相器的瞬態(tài)特性 3.4 CMOS反相器的設計,2,3.1 CMOS反相器的結構和基本特性,NMOS管的襯底接地，PMOS管的襯底接VDD。 輸入端柵極 輸出端？極 如何判斷分析器中NMOS和PMOS器件的源漏區(qū)？ 是否有襯偏效應？,3,4,CMOS Inverter,特點： Vin作為PMOS和NMOS的共柵極； Vout作為共漏極； VDD作為PMOS的源極和體端； GND作為NMOS的源極和體端,反相器的邏輯符號,3.1 CMO

2、S反相器的結構和基本特性,若輸入為“1”(Vin= VDD)： VGSN = VDD ， VGSP = 0V NMOS導通，PMOS截止 輸出“0” (Vout = 0V),5,3.1 CMOS反相器的結構和基本特性,若輸入為“0”(Vin = 0V)： VGSN = 0V， VGSP=VDD NMOS截止，PMOS導通 輸出“1” (Vout = VDD),6,3.1 CMOS反相器的結構和基本特性,無比電路 數(shù)字電路中作為開關使用(導通電阻、截止電阻) NMOS下拉開關， PMOS上拉開關,7,3.2 CMOS反相器的直流特性,3.2.1 直流電壓傳輸特性 3.2.2 直流轉移特性 3.2

3、.3 直流噪聲容限,8,3.2.1 CMOS反相器的直流電壓傳輸特性,輸出電平與輸入電平之間的關系：直流電壓傳輸特性(VTC) NMOS與PMOS可以同時導通： 并始終有如下關系：,9,3.2.1 CMOS反相器的直流電壓傳輸特性,Vin=VTN的垂直線：NMOS截止/導通 Vin=VDD+VTP的垂直線：PMOS導通/截止 VinVTN=Vout的斜線：NMOS飽和區(qū)/線性區(qū) VinVTP=Vout的斜線：PMOS線性區(qū)/飽和區(qū),10,3.2.1 CMOS反相器的直流電壓傳輸特性,(1) 0VinVTN，NMOS截止， PMOS線性 Vin在一定范圍變化(0VTN)，Vout始終保持VDD。

4、,11,3.2.1 CMOS反相器的直流電壓傳輸特性,(2) VTNVinVout+VTP ，NMOS飽和， PMOS線性 Vout隨Vin的增加而非線性地下降, Kr=KN/KP為比例因子。,12,3.2.1 CMOS反相器的直流電壓傳輸特性,(3) Vout+VTPVinVout+VTN，NMOS飽和， PMOS飽和,13,3.2.1 CMOS反相器的直流電壓傳輸特性,(3) Vout+VTPVinVout+VTN，NMOS飽和， PMOS飽和 Vit：邏輯閾值電平(轉換電平)， VTC垂直下降 如果VTN = -VTP，KN=KP， 則Vit=VDD/2， Vout/Vin趨向于無窮大。

5、,14,3.2.1 CMOS反相器的直流電壓傳輸特性,(4) Vout+VTNVinVDD+VTP，NMOS線性， PMOS飽和 Vout隨Vin的增加而非線性地下降。,15,3.2.1 CMOS反相器的直流電壓傳輸特性,(5) VDDVinVDD+VTP，NMOS線性， PMOS截止 Vin在一定范圍變化(VDD+VTP VDD)，Vout始終保持0。,16,3.2.1 CMOS反相器的直流電壓傳輸特性,Vin=VTN的垂直線：NMOS截止/導通 Vin=VDD+VTP的垂直線：PMOS導通/截止 VinVTN=Vout的斜線：NMOS飽和區(qū)/線性區(qū) VinVTP=Vout的斜線：PMOS線

6、性區(qū)/飽和區(qū),17,18,3區(qū)的高度為兩個閾值之和,Voltage Transfer Characteristic(VTC),Vout +VTP=Vin,Vout+VTN =Vin,3.2.1 CMOS反相器的直流電壓傳輸特性,理想VTC曲線： (1)為輸出高電平區(qū)，(2)、(3)、(4)為轉變區(qū)，(5)為輸出低電平區(qū)。其中(3)表現(xiàn)為垂線段。 實際VTC曲線： (3)不再是垂線段；偏移。,19,3.2.1 CMOS反相器的直流電壓傳輸特性,VTC的偏移：,20,3.2.2 CMOS反相器的直流轉移特性,直流轉移特性：直流導通電流Ion隨Vin的變化而發(fā)生的變化 VTC的輸出高/低電平區(qū)： I

7、on = 0 VTC的轉變區(qū)： Ion 0 Vin=Vit時， Ion達到最大值：,21,3.2.3 CMOS反相器的直流噪聲容限,直流噪聲容限：允許的輸入電平變化范圍 由單位增益點確定噪聲容限： 在VTC的(2)區(qū)和(4)區(qū)，分別可以找到增益為1的位置； 分別作為輸入低電平的最大值VILmax和輸入高電平的最小值VIHmin；,22,3.2.3 CMOS反相器的直流噪聲容限,如果Kr=1, VTN=VTP=VT,采用對稱設計的CMOS反相器有相同的輸入高電平和輸入低電平的噪聲容限。,23,3.2.3 CMOS反相器的直流噪聲容限,由邏輯閾值確定噪聲容限： 若Vit=VDD/2， VNHM =

8、VNLMVDD/2。 實際情況，VNHMVNLM，最大直流噪聲容限由 minVNHM,VNLM 決定。,24,25,例 題,一個CMOS反相器，Kr=1，設VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.610-8 F/cm2，n = 500 cm2/Vs、p = 200 cm2/Vs。由邏輯閾值點確定的最大噪聲容限為多少？,26,反相器的直流噪聲容限,數(shù)字電路中信號在VDD和Gnd之間轉換，各種干擾信號，可能使得電路中某些結點的信號電平偏離理想電平（VDD，Gnd），產(chǎn)生所謂的噪聲 噪聲會對電路的可靠性造成影響,i,(,t,),Inductive coupling

9、,Capacitive coupling,Power and ground,noise,v,(,t,),V,DD,27,數(shù)字電路具有可恢復邏輯特性,可恢復邏輯特性,不可恢復邏輯特性,3.3 CMOS反相器的瞬態(tài)特性,3.3.1 負載電容 3.3.2 輸出電壓的上升時間和下降時間 3.3.3 傳輸延遲時間的計算 3.3.4 電路的最高工作頻率,28,3.3.1 CMOS反相器的負載電容,三部分： MOS管的漏-襯底pn結電容CDBN和CDBP ； 下級電路的輸入電容Cin； 互連線引起的寄生電容Cl。,29,3.3.1 CMOS反相器的負載電容,pn結電容用平均電容代替： 如果連線較短，連線寄生

10、電容Cl可以忽略。,30,31,0.25 mm CMOS Capacitances,W/L=0.36um/0.25um的NMOS（LD,S0.625um） 根據(jù)設計規(guī)則，計算出柵和漏端的電容 如果考慮反偏電壓和適當?shù)陌鎴D優(yōu)化，二者基本相等，漏端電容甚至更小些,3.3.1 CMOS反相器的負載電容,Cin由下級電路全部NMOS和PMOS的柵電容構成。,柵電容決定于柵面積(WL)和單位面積柵氧化層電容Cox。,32,3.3.2 CMOS反相器輸出電壓的上升/下降時間,定義： 輸出上升時間(tr)： V10%V90% 輸出下降時間(tf)： V90%V10%,33,3.3.2 CMOS反相器輸出電壓

11、的上升/下降時間,(1) 階躍輸入的上升時間 PMOS的導通電流是對負載電容充電的電流： VoutVTP時，PMOS飽和： Vout從V10%上升到VTP的時間：,34,3.3.2 CMOS反相器輸出電壓的上升/下降時間,(1) 階躍輸入的上升時間 VoutVTP時，PMOS線性： Vout從VTP上升到V90%的時間： 總上升時間：,35,3.3.2 CMOS反相器輸出電壓的上升/下降時間,(2) 階躍輸入的下降時間 NMOS的導通電流是對負載電容放電的電流： VoutVDDVTN時，NMOS飽和： VoutVDDVTN時，NMOS線性：,36,3.3.2 CMOS反相器輸出電壓的上升/下降

12、時間,(2) 階躍輸入的下降時間 總的下降時間： 若參數(shù)對稱，則兩時間相等。 兩時間主要由負載電容和導電因子決定。,37,3.3.2 CMOS反相器輸出電壓的上升/下降時間,(3) 非階躍輸入情況 負載電容的充電或放電電流是NMOS和PMOS電流之差： 計算復雜，很難給出解析解。 上升/下降時間不僅與反相器的參數(shù)有關，還與輸入信號的波形有關。,38,3.3.3 CMOS反相器傳輸延遲時間的計算,tPHL，tPLH，,39,3.3.3 CMOS反相器傳輸延遲時間的計算,近似認為tPLH內(nèi)只有PMOS導通，tPHL內(nèi)只有NMOS導通： 用最大導通電流的一半作為平均電流： 對稱設計時：,40,41,

13、提高反相器的速度,增加器件的寬長比會同時增加導電因子和器件的柵電容和漏區(qū)電容 對于固定的大負載電容可以通過增加器件尺寸提高速度 對于小負載，反相器速度不會隨著尺寸出現(xiàn)明顯增加,42,瞬態(tài)響應：仿真波形,tpLH,tpHL,3.3.4 電路的最高工作頻率,必須維持輸入信號的時間大于電路的延遲時間。 若輸入信號的占空比為1：1，則其周期需要滿足： 對稱設計有利于提高電路的工作頻率。,43,3.3.4 電路的最高工作頻率,使用環(huán)形振蕩器測量電路的工作頻率及延遲時間： 普遍規(guī)律： 其中n是反相器的級數(shù)， 應為奇數(shù)。,44,45,3.4 CMOS反相器的設計,完成能夠?qū)崿F(xiàn)設計要求的集成電路產(chǎn)品 設計要求

14、： 功能 可靠性 速度 面積 功耗,46,噪聲容限：邏輯閾值點 把Vit做為允許的輸入高電平和 低電平極限 VNLM=Vit VNHM=VDD-Vit VNLM與VNHM中較小的 決定最大直流噪聲容限,1、反相器的可靠性,47,可靠性：噪聲容限,面向可靠性最優(yōu)的設計目標，噪聲容限最大就是使得VitVDD/2 在反相器的設計中通過器件尺寸的設計保持電路滿足噪聲容限的要求 利用噪聲容限的設計要求可以得到Wp和Wn的一個方程,48,2、反相器的速度,一般用反相器的平均延遲時間表示速度 也可以分別用上升和下降延遲時間表示 利用速度的設計要求可以得到Wp和Wn的一個方程,49,3、反相器的面積,減小器件

15、的寬度可以減小面積 例如最小面積的要求可以采用最小尺寸的器件尺寸 利用面積的設計要求可以得到Wp和Wn的一個方程,50,4、反相器的功耗,增加器件寬長比會增加電容 電路速度增加也會提高功耗 電源電壓的增加 功耗暫時不作為反相器設計的約束,51,反相器設計：綜合,利用可靠性、速度和面積約束中的兩個就可以得到一組Wp和Wn 對稱反相器：對于NMOS和PMOS閾值基本相等的工藝，設計Kr1 對稱反相器具有最大的噪聲容限和相等的上升和下降延遲，在沒有具體設計要求情況下是相對優(yōu)化的設計,例子,設計一個CMOS反相器，使 ( 1 ) 最大噪聲容限不小于0.44VDD， ( 2 ) 且驅(qū)動1pF負載電容時上升、下降時間不大于10ns， 設VDD= 5V，VTN= 0.8V，VTP= -0.9V， K N=PCox=12010-6A/V2， K P=nCox=6010-6A/V2 問題:在給定工藝水平下, 如何選擇MOS管的尺寸來滿足2個要求,先考慮瞬態(tài)特性要求,根據(jù),得到：,同理：,取L=0.6m, 則Wn=6.9m, Wp=14.28m 考察直流特性,反相器的最大噪音容限均滿足要求。,思考題,如果根據(jù)瞬態(tài)特性設計，使Vit=2.1V, 應如何調(diào)整器件尺寸滿足噪聲容限要求？ 如果根據(jù)瞬態(tài)特性設計，使Vit=2.9V， 應如何調(diào)整器件尺寸滿足噪聲容限要求？,此時，VNHM小于2.