北京工業(yè)大學(xué)集成電路期末復(fù)習(xí)資料

1、填空題：1. 集成電路的加工過程主要是三個(gè)基本操作，分別是：形成某種材料的 薄膜薄層 ， 在各種 薄膜材料 上形成需要的 圖形 ，通過 摻雜 改變材料的 電阻率 或 雜質(zhì)類型 。2. MOS晶體管的工作原理是利用 柵 極與襯底之間形成的電場，在半導(dǎo)體表面形成 反型層 ， 使源、漏之間形成導(dǎo)電 溝道 。3. 用CMOS電路設(shè)計(jì)靜態(tài)數(shù)字邏輯電路，如果設(shè)計(jì)與非邏輯下拉支路應(yīng)該是 串 聯(lián)，如果設(shè)計(jì)或非邏輯下拉支路應(yīng)該是 并 聯(lián)。4. MOS存儲器主要分為兩大類，分別是： 隨機(jī)存儲器（RAM） 和 只讀存儲器（ROM） 。5. CMOS集成電路是利用 NMOS 和 PMOS 的互補(bǔ)性來改善電路性能的，因

2、此叫做CMOS集成電路。在P型襯底上用 n 阱工藝制作 CMOS 集成電路。6. 1947年 巴丁 、 肖克萊 、 布拉克 發(fā)明了半導(dǎo)體晶體管，并因此獲得了1956年的諾貝爾物理學(xué)獎(jiǎng)，1958年美國德州儀器公司的 杰克基爾比 發(fā)明了第一塊集成電路，并獲得2000年諾貝爾物理學(xué)獎(jiǎng)。7. CMOS邏輯電路的功耗由三部分組成： 動(dòng)態(tài)功耗 、 靜態(tài)功耗 、 開關(guān)過程中的短路功耗 。8. 靜態(tài)CMOS邏輯電路中，一般PMOS管的襯底接 電源 電壓，NOMS管的襯底接 地 電壓；NMOS下拉網(wǎng)絡(luò)的構(gòu)成規(guī)律是：NMOS管串聯(lián)實(shí)現(xiàn) 與 操作；NMOS管并聯(lián)實(shí)現(xiàn) 或 操作；PMOS上拉網(wǎng)絡(luò)則是按對偶原則構(gòu)成，即

3、PMOS管 串 聯(lián)實(shí)現(xiàn)或操作；PMOS管 并 聯(lián)實(shí)現(xiàn)與操作。9. 集成電路中非易失存儲器包括即： 不可擦除ROM 、 EPROM 、 E2PROM 。10. 等比例縮小理論包括 恒定電場 等比例縮小定律、恒定電壓等比例縮小定律、 準(zhǔn)恒定電場 等比例縮小定律。11. 集成電路產(chǎn)業(yè)按照職能劃分為 設(shè)計(jì) 、 制造 、 封裝 三業(yè)。12. CMOS邏輯電路的功耗由三部分組成： 動(dòng)態(tài) 功耗Pd、開關(guān)過程中的 短路 功耗PSC、 靜態(tài) 功耗Ps。13. 時(shí)序 電路的輸出不僅與當(dāng)前的 輸入 有關(guān)，還與系統(tǒng) 原來 的狀態(tài)有關(guān)。判斷題：1. N阱CMOS工藝是指在N阱中加工NMOS的工藝。-（ ）2. 非易失存

4、儲器就是只能寫入，不能擦除的存儲器。-（ ）3. 用二極管在電路中防止靜電損傷就是利用二極管的正向?qū)щ娦阅?。?）4. DRAM在存儲的過程中需要刷新以保持所存儲的值。-（ ）5. MOS晶體管與BJT晶體管一樣，有三個(gè)電極。-（ ）6. 為保證溝道長度相同的PMOS管和NMOS等效導(dǎo)電因子相同，PMOS管的溝道寬度一般比NMOS管的大。-（ ）7. 集成電路是以平面工藝為基礎(chǔ)，經(jīng)過多層加工形成的。-（ ）8. 為保證溝道長度相同的PMOS管和NMOS等效導(dǎo)電因子相同PMOS管的溝道寬度一般比NMOS管的大。-（ ）9. 非易失存儲器就是只能寫入，不能擦除的存儲器。-（ ）10. DRAM在存

5、儲的過程中需要刷新以保持所存儲的值。-（ ）11. 用于模擬集成電路設(shè)計(jì)的SPICE模型中的“SPICE”是Simulation Program with Integrated Circuit Emphasis的縮寫。-（ ）12. N阱CMOS工藝是指在N阱中加工NMOS的工藝。-（ ）13. ESD保護(hù)的定義為：為防止靜電釋放導(dǎo)致CMOS集成電路失效所采取的保護(hù)措施。-（ ）簡答題:1. 請簡述MOS晶體管的閾值電壓。使溝道區(qū)源端半導(dǎo)體表面達(dá)到強(qiáng)反型所需的柵壓強(qiáng)反型：即反型層多子濃度大于等于襯底多子濃度 費(fèi)米能級：電子占據(jù)幾率為1/2的能級 影響閾值電壓的因素 柵電極材料：不同的功函數(shù)影響

6、平帶電壓 柵氧化層： 厚度 柵氧化層電荷密度 襯底摻雜濃度 摻雜濃度越大，閾值電壓絕對值越大。體效應(yīng)對閾值電壓的影響2. 請簡述CMOS晶體管的五個(gè)二級效應(yīng)。 短溝道效應(yīng) 窄溝道效應(yīng) 飽和區(qū)溝道調(diào)制效應(yīng) 遷移率退化和速度飽和 熱電子效應(yīng)3、可恢復(fù)邏輯電路：需要補(bǔ)充當(dāng)輸入邏輯電平偏離理想電平時(shí)，能使偏離理想電平的信號經(jīng)過幾級電路逐漸收斂到理想工作點(diǎn)，最終達(dá)到合格的邏輯電平的電路。為什么說CMOS反相器是可恢復(fù)邏輯電路：CMOS反相器具有可恢復(fù)邏輯性是因?yàn)镃MOS反相器的電壓傳輸特性曲線共有這樣的特點(diǎn):在穩(wěn)定的輸出高電平或輸出低電平區(qū)，電路的增益很小，而在邏輯狀態(tài)轉(zhuǎn)變區(qū)電路的增益很大。4、請畫圖并

7、解釋N阱CMOS結(jié)構(gòu)中的閂鎖效應(yīng)。在n阱CMOS中PMOS管的源、漏區(qū)通過n阱到襯底形成了寄生的縱向PNP晶體管，而NMOS的源、漏區(qū) 與P型襯底和n阱形成寄生的橫向NPN晶體管。PNP 晶體管的集電極和NPN晶體管的基極通過襯底連接， 同時(shí)NPN晶體管的集電極通過阱和PNP晶體管的基極相連，從而構(gòu)成交叉耦合形成的正反饋回路，一旦其中有一個(gè)晶體管導(dǎo)通，電流將在兩支晶體管之間循環(huán)放大，使電流不斷加大，最終導(dǎo)致電源和地之間形成極大的電流，并使電源和地之間鎖定在一個(gè)很低的電壓，這就是閂鎖效應(yīng)。3. 請簡述集成電路設(shè)計(jì)過程中的六個(gè)抽象級別和每個(gè)級別的表現(xiàn)形式。4. 假設(shè)有兩個(gè)邏輯信號A、B，在某狀態(tài)下

8、A的上升沿先于B的上升沿到達(dá)圖1所示電路，為了使電路得到最好的瞬態(tài)特性，請?jiān)趫D1中標(biāo)注出A、B接入方法，并解釋其原因。將先到達(dá)的邏輯信號A接于靠近地線的NMOS管MN1的柵極上，將有利于使先到達(dá)的信號A對串聯(lián)支路的中間結(jié)點(diǎn)寄生電容放電，其原因是只有中間結(jié)點(diǎn)的電容放電后，才能使輸出結(jié)點(diǎn)寄生電容放電，這樣有利于提高電路的響應(yīng)速度。 5. 概括版圖設(shè)計(jì)規(guī)則的三種尺寸限制。1)各層圖形的最小尺寸即最小線寬 2)同一層次圖形之間的最小間距3)不同層次圖形之間的對準(zhǔn)容差或套刻間距1 畫出CMOS IC中采用雙二極管輸入ESD保護(hù)電路，說明輸入電壓的鉗位范圍。靜電釋放是MOS集成電路設(shè)計(jì)中必須考慮的一個(gè)可靠

9、性問題，靜電釋放對CMOS集成電路的損傷不僅會(huì)引起MOS器件柵擊穿，還可能誘發(fā)電路內(nèi)部的閂鎖效應(yīng)，防止ESD應(yīng)力損傷的方法是在芯片的輸入、輸出端增加ESD保護(hù)電路。作用是：一：提供ESD電流釋放通路。二：電壓鉗位，防止過大的電壓加在MOS器件上。這兩個(gè)二極管把加到輸入級MOS晶體管柵極的電壓鉗制在 -0.7VVinVdd+0.7V2 請給出六管SRAM單元電路圖，并說明讀寫操作過程。寫操作：某單元寫入信息時(shí)，該單元的字線為高電平，使門管M5 和M6 導(dǎo)通。若寫入“1”則VBL =VDD ，V(BL) =0，使V1 充電到高電平，V2充電到低電平，寫入信息。 讀操作時(shí)：位線BL,(BL)都預(yù)充電到高電平VDD ，同時(shí)通過行譯碼器使該單元字線為高電平。若讀“1”，V1 =VOH ，V2 =0，使M1 截止，位線BL不能放電，M2和M6 導(dǎo)通，對位線（BL） 放電。若讀“0”，則對位線（BL）保持高電平，而BL通過M5 和M1放電.綜合題:3 請?jiān)趫D3中補(bǔ)畫實(shí)現(xiàn)邏輯功能的、采用N阱工藝的CMOS電路的棍圖和相應(yīng)的版圖。圖34 圖1為NMOS管的三維圖，請寫出圖中字母A至F所對應(yīng)部位的中文名稱，并簡述NMOS晶體管的工作原理，畫出NMOS管的輸出特性曲線、標(biāo)出三個(gè)工作區(qū)域，說明三個(gè)工作區(qū)域