6位十進(jìn)制頻率計(jì)實(shí)踐報(bào)告

六位十進(jìn)制頻率計(jì)引言在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更加重要。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL等硬件描述語(yǔ)言語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。一、 課程設(shè)計(jì)題目和設(shè)計(jì)要求簡(jiǎn)易頻率計(jì)要求：設(shè)計(jì)一個(gè)簡(jiǎn)易的 6 位十進(jìn)制頻率計(jì)。功能分析：可以測(cè)量的頻率范圍：0999999Hz ，并在數(shù)碼管顯示器頻率的值二、 設(shè)計(jì)思路分析與方案選擇1、 頻率計(jì)設(shè)計(jì)原理在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。數(shù)字式頻率計(jì)的測(cè)量原理有兩類(lèi)：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算 1S 內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為 1Hz999999Hz。2、 頻率計(jì)設(shè)計(jì)思路頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 的計(jì)數(shù)使能信號(hào) TSTEN 能產(chǎn)生一個(gè) 1 秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的使能端 ENA 進(jìn)行同步控制。當(dāng)TSTEN 為高電平時(shí)，允許計(jì)數(shù)；為低電平時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 秒種的計(jì)數(shù)值鎖存進(jìn) 24 位鎖存器 REG24B 中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào) CLR-CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 1 秒的計(jì)數(shù)操作做準(zhǔn)備。測(cè)頻控制信號(hào)發(fā)生器的工作時(shí)序如所示。寄存器 REG24B 設(shè)計(jì)要求是：若已有 24 位 BCD 碼存在于此模塊的輸入口，在信號(hào) LOAD 的上升沿后即被鎖存到寄存器 REG24B 的內(nèi)部，并由 REG24B的輸出端輸出，然后由 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。計(jì)數(shù)器 CNT10 設(shè)計(jì)要求：有一時(shí)鐘使能輸入端，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)禁止計(jì)數(shù)。3、 系統(tǒng)的總體框圖分頻電路模塊 測(cè)頻信號(hào)控制模塊計(jì)數(shù)模塊鎖存模塊譯碼顯示模塊三、 頻率計(jì)的層次化設(shè)計(jì)方案1、 分頻模塊由于 KHF3 型實(shí)驗(yàn)箱上基準(zhǔn)時(shí)鐘信號(hào)沒(méi)有 1Hz 的頻率，本設(shè)計(jì)采用10MHz 的頻率，首先通過(guò)設(shè)計(jì)一個(gè) 10 分頻的電路，然后將七個(gè) 10 分頻電路級(jí)聯(lián)就可以將 10MHz 的方波信號(hào)變?yōu)?1Hz 的方波信號(hào)。10 分頻電路的源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div isport(clk:in std_logic;clk_div10:out std_logic);end;architecture one of clk_div issignal count:std_logic_vector(2 downto 0);signal clk_temp:std_logic;beginprocess(clk)beginif(clkevent and clk=1) thenif (count=“100“)then count0);clk_tempclk1,clk_div10=s1);u2:clk_div port map(clk=s1,clk_div10=s2);u3:clk_div port map(clk=s2,clk_div10=s3);u4:clk_div port map(clk=s3,clk_div10=s4);u5:clk_div port map(clk=s4,clk_div10=s5);u6:clk_div port map(clk=s5,clk_div10=s6);u7:clk_div port map(clk=s6,clk_div10=clk_div10m);end;將程序進(jìn)行編譯、仿真成功后生成一個(gè)電路圖可供頂層設(shè)計(jì)調(diào)用。電路圖如圖（1）所示：圖（1）2、 測(cè)頻控制信號(hào)發(fā)生器測(cè)頻控制信號(hào)發(fā)生器使能信號(hào) tsten 能產(chǎn)生一個(gè) 1 秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行控制。當(dāng) tsten 為高電平時(shí)允許計(jì)數(shù)，當(dāng)為低電平時(shí)禁止計(jì)數(shù)，并保持其所計(jì)的脈沖個(gè)數(shù)。源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div2clk isport(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end;architecture one of div2clk issignal div2clk:std_logic;beginprocess(clk)beginif clkevent and clk=1thendiv2clkclk,clr=clr,en=en,cq=q1(3 downto 0),cout=s1);u2:count10 port map(clk=s1,clr=clr,en=en,cq=q2(7 downto 4),cout=s2);u3:count10 port map(clk=s2,clr=clr,en=en,cq=q3(11 downto 8),cout=s3);u4:count10 port map(clk=s3,clr=clr,en=en,cq=q4(15 downto 12),cout=s4);u5:count10 port map(clk=s4,clr=clr,en=en,cq=q5(19 downto 16),cout=s5);u6:count10 port map(clk=s5,clr=clr,en=en,cq=q6(23 downto 20),cout=co);end;將程序進(jìn)行編譯、仿真成功后生成一個(gè)電路圖可供頂層設(shè)計(jì)調(diào)用。電路圖如圖（3）所示：圖（3）4、24 位鎖存器當(dāng) load 端到達(dá)上升沿，產(chǎn)生鎖存信號(hào)，將前面計(jì)數(shù)器的計(jì)數(shù)值輸入到鎖存器里進(jìn)行鎖存，當(dāng) clr 端為高電平時(shí)，將鎖存器里的值清零。鎖存器的源程序如下：library ieee;use ieee.std_logic_1164.all;entity reg24 isport(load,clr:in std_logic;din:in std_logic_vector(23 downto 0);dout:out std_logic_vector(23 downto 0);end;architecture atr2 of reg24 issignal data:std_logic_vector(23 downto 0);beginprocess(clr,load)beginif clr=1 thendata0);elsif(loadevent and load=1) thendata=din;end if;dout=data;end process;end;將程序進(jìn)行編譯、仿真成功后生成一個(gè)電路圖可供頂層設(shè)計(jì)調(diào)用。電路圖如圖（4）所示：圖（4）5、顯示譯碼模塊將鎖存器保存的計(jì)數(shù)值送到譯碼器里譯碼，在將譯碼后的數(shù)送到七段共陰數(shù)碼管，這樣就能將計(jì)數(shù)值顯示出來(lái)，即將頻率計(jì)的頻率在數(shù)碼管上顯示出來(lái)。顯示譯碼模塊的源程序如下：library ieee;use ieee.std_logic_1164.all;entity led7 isport(d_in:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0);end;architecture art3 of led7 isbeginwith d_in selectled=“0111111“ when “0000“,“0000110“ when “0001“,“1011011“ when “0010“,“1001111“ when “0011“,“1100110“ when “0100“,“1101101“ when “0101“,“1111101“ when “0110“,“0000111“ when “0111“,“1111111“ when “1000“,“1101111“ when “1001“,“0000000“ when others;end;將程序進(jìn)行編譯、仿真成功后生成一個(gè)電路圖可供頂層設(shè)計(jì)調(diào)用。電路圖如圖（5）所示：圖（5）6、頂層設(shè)計(jì)將每個(gè)模塊的程序編譯仿真后生成的電路圖進(jìn)行調(diào)用，然后將每個(gè)模塊連起來(lái)，形成一個(gè)系統(tǒng)，然后再進(jìn)行編譯、仿真，驗(yàn)證其功能是否達(dá)到設(shè)計(jì)要求，頻率計(jì)的總體電路圖如圖（6）