習題解答3篇6章時序電路.ppt

題3.6.2,圖為一個實現(xiàn)串行加法的電路圖，被加數(shù)“11011”及加數(shù)“10111”已分別存入兩個五位被加數(shù)和加數(shù)移位寄存器中。試分析并畫出在六個時鐘脈沖作用下全加器輸出Si端、進位觸發(fā)器Q端以及和數(shù)移位寄存器中左邊第一位寄存單元的輸出波形。,解,題3.6.5,已知集成計數(shù)器74HC193的功能表和引腳圖如圖所示。 （1）利用反饋清零法設計一個8421BCD編碼的十進制加計數(shù)器。 （2）利用反饋置數(shù)法設計一個余3編碼的十進制加計數(shù)器。 （3）能否采用反饋清零法設計減法計數(shù)器？能否應用反饋置數(shù)法設計減法計數(shù)器？為什么？試設計一個8421BCD編碼十進制減法計數(shù)器。,解,（1）十進制加計數(shù)器：74HC193是異步清零。因此當出現(xiàn)1010時將清零端置為有效（“1”）。,（2）余3編碼的十進制加計數(shù)器：只能采用反饋置數(shù)法。74HC193是異步置數(shù)，因此當出現(xiàn)（10）10(1101)余3碼時將輸出置為0(0011)余3碼。,（3）能否采用反饋清零法設計減法計數(shù)器？不能。能否應用反饋置數(shù)法設計減法計數(shù)器？能。 為什么？因為減到“0000”后再來一個CP脈沖計數(shù)器狀態(tài)為1111。 設計一個8421BCD編碼十進制減法計數(shù)器。當出現(xiàn)1111（過渡態(tài)）時將輸出置為1001。,題3.6.6,中規(guī)模集成4位二進制計數(shù)器（74HC161）的功能表和引腳圖如圖所示。 （1）利用反饋清零法設計一個8421BCD七進制加計數(shù)器。 （2）利用反饋置數(shù)法設計一個余3編碼的七進制加計數(shù)器。 （3）用一片74HC161及圖示電路設計一個能自動完成從000加到111，再從111減到000的加減循環(huán)計數(shù)的計數(shù)器。（注，111只允許出現(xiàn)一次，000要求出現(xiàn)2次）。,1,解,（1）七進制加計數(shù)器：74HC161是異步清零。因此當出現(xiàn)0111時將清零端置為有效（“0”）。,（2）余3編碼的七進制加計數(shù)器：反饋置數(shù)法。74HC161是同步置數(shù)，因此當出現(xiàn)1001時將輸出置為0011。,（3）自動加減循環(huán)計數(shù)器。74HC161無減法計數(shù)，因此自動加減循環(huán)計數(shù)器只能通過74HC161輸出變換得到，多余的狀態(tài)通過置數(shù)法跳過。,題3.6.8,已知集成計數(shù)器74HC193的功能表和引腳圖。 （1）若要設計一個36進制8421BCD編碼的加法計數(shù)器需要幾片74HC193？各片應設計成幾進制計數(shù)器？ （2）用片間同步級聯(lián)法設計36進制8421BCD加法計數(shù)器。,解,（1）若要設計一個36進制8421BCD編碼的加法計數(shù)器，需要2片74HC193。低位片應設計成10進制計數(shù)器；高位片應設計成4進制計數(shù)器，但當計數(shù)到36時應將兩片都清0（36作為過渡態(tài)）。,（2）同步級聯(lián)法。 74HC193是異步清零，異步置數(shù)。同步級聯(lián)時將兩片的CPU端連在一起，低位片1001時將高位片的CPD置為“1”。,蔡忠