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文檔簡介

3.3 計(jì)數(shù)器的Verilog描述和設(shè)計(jì),3.3.1 4位二進(jìn)制計(jì)數(shù)器設(shè)計(jì)任務(wù)導(dǎo)入,一個時鐘輸入，4位二進(jìn)制計(jì)數(shù)值輸出，每進(jìn)入一個脈沖，輸出數(shù)據(jù)增加1，隨著時鐘的不斷輸入，輸出從0000至1111循環(huán)輸出計(jì)數(shù)值。,計(jì)數(shù)器,CLK,Q0,Q1,Q3,Q2,4位加法計(jì)數(shù)器工作時序,3.3.2 4位二進(jìn)制計(jì)數(shù)器的Verilog表述和設(shè)計(jì),4位加法計(jì)數(shù)器的兩大組成部分,完成加1操作的純組合電路加法器。 4位邊沿觸發(fā)寄存器,quartus ii軟件中功能演示,3.3.3 功能更全面的計(jì)數(shù)器設(shè)計(jì),不等式操作符,A=4B1101 B=4B0110,功能全面的計(jì)數(shù)器的仿真波形圖,功能驗(yàn)證： （1） RST的異步清零 （2） EN=1時，計(jì)數(shù)器使能 （3）EN=1時，LOAD=0時，同步裝載計(jì)數(shù)初值,功能更全面計(jì)數(shù)器的RTL圖,實(shí)際芯片舉例：CD40161,CMOS同步可編程4位計(jì)數(shù)器（CMOS Synchronous Programmable 4-Bit Counters）,CD40161真值表,作業(yè),P101 3-10,

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