基于FPGA的通信系統(tǒng)高斯噪聲生成與仿真.doc

基于FPGA的通信系統(tǒng)高斯噪聲生成與仿真摘要31系統(tǒng)概述42隨機(jī)信號生成52.1隨機(jī)信號原理概述52.2隨機(jī)信號的生成方法62.3M序列產(chǎn)升起的Verilog HDL描述與實(shí)現(xiàn)83高斯噪聲生成器103.1高斯噪聲的原理概述103.2生成高斯白噪聲103.3高斯噪聲生成器114高斯噪聲的輸出145總結(jié)與展望146參考文獻(xiàn)157附錄15摘要系統(tǒng)以Altera公司的FPGAEP1C3T144C8為核心模塊，輔以D/A轉(zhuǎn)換器和線性放大器等外圍電路組成，生成了一個2Vp-p的隨機(jī)信號來仿真實(shí)際鏈路上的噪聲。本高斯噪聲生成器提出了一種基于 FPGA 的高斯白噪聲序列的快速產(chǎn)生方案，包含M序列生成模塊、高斯噪聲生成模塊、D/A轉(zhuǎn)化模塊以及放大與濾波模塊等幾個模塊。該方案采用了M序列生成技術(shù)、查找表技術(shù)，適合在 FPGA 中實(shí)現(xiàn)。該方法實(shí)現(xiàn)簡單，快速且占用的硬件資源少，而且采用 Verilog HDL 語言編寫，可移植性強(qiáng)。 此外，通過外圍的放大和濾波電路，可以靈活控制噪聲的幅度。關(guān)鍵字FPGA（現(xiàn)場可編程邏輯門陣列）高斯噪聲隨機(jī)信號M序列生成AbstractThe system take Altera Corporations FPGA-EP1C3T144C8 as the core module, with D / A converter and a linear amplifier as the composition of the external circuit to generate a 2Vp-p random signal to simulate the noise on the actual link. This Gauss noise generator proposed one fast method based on the FPGA to generate white Gauss noise sequence. This method uses the M sequence production technology and the search table technology, suitably realizes in FPGA. This method realizes simply, fast, and takes the fewer hardware sources, moreover uses Verilog HDL compilation, has stronger portability. In addition, through the external filter and amplifier circuit, you can control the noise nimbly.KeywordFPGA(Field Programmable Gate Array), Gauss noise, Random signal, M Sequence Generation引言在通信和控制系統(tǒng)中，高斯白噪聲是很常見的噪聲信號，因此需要利用高斯白噪聲信號源測試和檢驗(yàn)系統(tǒng)的抗干擾性能。同時，在研究無線通信信道特性時，也常常需要高斯白噪聲信號源。所以設(shè)計(jì)實(shí)現(xiàn)一個結(jié)構(gòu)簡單、性能可靠的高斯白噪聲信號源，對系統(tǒng)檢測和理論研究都有非常必要的意義。目前，很多高斯白噪聲源是在微處理器和DSP等軟件系統(tǒng)上實(shí)現(xiàn)的，因?yàn)樗鼈兺ㄟ^使用函數(shù)庫可以方便的計(jì)算出正弦和指數(shù)函數(shù)。但是與軟件仿真相比，利用硬件仿真器可以大幅提高仿真速度。現(xiàn)有的硬件高斯噪聲發(fā)生器通常分為物理噪聲發(fā)生器和數(shù)字合成噪聲發(fā)生器兩類。雖然物理噪聲發(fā)生器精度較高，但是實(shí)現(xiàn)電路較為復(fù)雜，所以在工程中更多的選用數(shù)字式噪聲發(fā)生器。本設(shè)計(jì)提出一種基于FPGA的高斯白噪聲發(fā)生器。與傳統(tǒng)方法不同，設(shè)計(jì)采用一種直接的查找表技術(shù)，利用正態(tài)分布的可加性獲得高斯白噪聲隨機(jī)數(shù)，與其他發(fā)生器相比，具有速度快、利用率高和結(jié)構(gòu)簡單的特點(diǎn)。同時，用戶可通過該發(fā)生器的串行接口對其進(jìn)行參數(shù)配置，大大提高了噪聲發(fā)生器的靈活性。本系統(tǒng)采用Verilog HDL編程設(shè)計(jì)，因此易于移植，可作為功能模塊嵌入其他系統(tǒng)中進(jìn)行測試仿真。1 系統(tǒng)概述本系統(tǒng)以FPGA為核心，輔以D/A轉(zhuǎn)換器和模擬放大器等外圍電路，生成了一個2Vp-p的隨機(jī)信號來仿真實(shí)際鏈路上的噪聲。系統(tǒng)結(jié)構(gòu)如圖2-1所示。本噪聲生成器可大體分為M序列生成器模塊、高斯噪聲生成器模塊、D/A轉(zhuǎn)換器模塊以及模擬線性放大器模塊。其中，M序列生成器模塊與高斯噪聲生成器模塊是基于FPGA利用Verilog HDL描述實(shí)現(xiàn)。M序列生成器利用的作用是生成周期為1023的10位偽隨機(jī)碼，利用10級線性移位寄存器加反饋生成。在線性反饋移位寄存器中每隔 1個同步時鐘輸出一個狀態(tài)值作高斯噪聲生成器的地址。高斯噪聲生成器的作用是根據(jù)M序列生成器生成的M序列生成高斯噪聲向量，利用M序列的周期特性可降低高斯白噪聲任意兩個不同時刻的采樣信號的相關(guān)性。設(shè)計(jì)利用了查找表技術(shù)，其LPM_ROM存儲了1024個高斯噪聲數(shù)值，高斯噪聲生成器根據(jù)M序列生成器的10位偽隨機(jī)碼，在LPM_ROM內(nèi)查表生成高斯噪聲數(shù)值輸出到D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器的作用是將FPGA生成的高斯噪聲由數(shù)字信號轉(zhuǎn)換成模擬信號。在經(jīng)過線性放大器將模擬信號線性放大到2Vp-p并經(jīng)過模擬濾波單元濾波輸出。下面詳細(xì)描述系統(tǒng)各結(jié)構(gòu)的原理與實(shí)現(xiàn)。圖表 1-1噪聲生成器系統(tǒng)構(gòu)成圖2 隨機(jī)信號生成2.1 隨機(jī)信號原理概述通信過程中遇到的信號，通?？値в心撤N隨機(jī)性，即他們的某個或某幾個參數(shù)不能預(yù)知或不能完全預(yù)知。我們把這種具有隨機(jī)性的信號稱為隨機(jī)信號。隨機(jī)信號的統(tǒng)計(jì)特性是通過它的概率分布或數(shù)字特征加以表述的，在通信系統(tǒng)中常用的隨機(jī)信號，其概率密度函數(shù)介紹如下：1) 在（a，b）間服從均勻分布的隨機(jī)變量的概率密度函數(shù)為：公式 2-1 均勻隨機(jī)變量概率密度函數(shù)2) 正態(tài)分布的隨機(jī)變量的概率密度函數(shù)為：公式 2-2 正態(tài)分布概率密度函數(shù)服從參數(shù)（）的正態(tài)分布記為N()。當(dāng)=1且=0時的分布成為標(biāo)準(zhǔn)的正態(tài)分布，記為N（0，1）。3) 瑞利分布的隨機(jī)變量的概率密度函數(shù)為公式 2-3瑞利分布概率密度函數(shù)4) 指數(shù)分布的隨機(jī)變量的概率密度函數(shù)為：公式 2-4指數(shù)分布概率密度函數(shù)上述為隨機(jī)變量的概率密度函數(shù)，為生成能夠一個隨機(jī)變量來仿真實(shí)際鏈路的噪聲，系統(tǒng)設(shè)計(jì)選擇高斯白噪聲。2.2 隨機(jī)信號的生成方法白噪聲是一種隨機(jī)過程，它的瞬時值服從正態(tài)分布，功率譜在很寬頻帶內(nèi)都是均勻的，且具有極其優(yōu)良的自相關(guān)特性。但對白噪聲進(jìn)行放大、檢測、同步等具有技術(shù)上的困難，只能用具有類似于帶限白噪聲統(tǒng)計(jì)特性的偽隨機(jī)碼信號來逼近它。本系統(tǒng)采用m序列實(shí)現(xiàn)偽隨機(jī)碼。由于數(shù)字精度有限，數(shù)字高斯白噪聲發(fā)生器實(shí)際上產(chǎn)生的是偽隨機(jī)數(shù)，具有一定的周期性。但只要周期足夠長，就能滿足實(shí)際工程的需要。M序列是最長線性移位寄存器序列，是由移位寄存器加反饋后形成的，其結(jié)構(gòu)可以用n次多項(xiàng)式來表示：公式 2-5 M序列n次多項(xiàng)式N級線性移位寄存器的碼周期N = 2n - 1，上式叫做特征多項(xiàng)式。N級線性移位寄存器產(chǎn)生的序列是否是m序列，與其多項(xiàng)式有密切關(guān)系，可以證明產(chǎn)生M序列的多項(xiàng)式必須是不可約多項(xiàng)式的本原多項(xiàng)式。M序列的自相關(guān)函數(shù)滿足公式2-6。公式 2-6 M序列自相關(guān)函數(shù)將M序列的自相關(guān)函數(shù)經(jīng)過傅立葉變換可得到它的功率譜，其功率譜可由公式2-7表示。公式 2-7 M序列功率譜表達(dá)式由M序列功率譜表達(dá)式可得：1) M序列的功率譜為離散譜；2) 功率譜包絡(luò)為，每個分量的功率為周期N成反比；3) 直流分量與N2成反比，N越大，直流分量越小，載漏越??；4) 帶寬有碼元寬度Tc決定，Tc越小，碼元速率越高，帶寬越寬；5) 增加M序列長度N，減小碼元寬度Tc，將使譜線加密，譜密度降低，更接近于理想噪聲。一般的M序列可以用帶有反饋的移位寄存器來實(shí)現(xiàn)，用移位寄存器實(shí)現(xiàn)M序列如圖2-2所示。由于圖中的線性移位寄存器帶有反饋，因此在以為線性脈沖作用下，移位寄存器各級的狀態(tài)不斷變化，通常移位寄存器的最后一級輸出。圖表 2-2 n級線性移位寄存器輸出序列是一個周期序列，其特性有移位寄存器的級數(shù)、初始狀態(tài)、反饋邏輯以及時鐘速率（決定碼元輸出寬度）所決定。當(dāng)移位寄存器的級數(shù)及時鐘一定時，移位寄存器輸出全0序列，為了避免這種情況，需設(shè)置全0排除電路?？梢杂枚囗?xiàng)式來描述線性反饋移位寄存器的反饋連接狀態(tài)：公式 2-8 線性反饋移位寄存器n次多項(xiàng)式若該n次多項(xiàng)式滿足下列條件：1) 為既約多項(xiàng)式（即不能分解因式的多項(xiàng)式）；2) 可整除xp + 1，p=2n-1；3) 除不盡xq + 1，qp。則稱其為本原多項(xiàng)式。有了M序列的生成多項(xiàng)式，就可以很容易的給出M序列的生成框圖。2.3 M序列產(chǎn)生器的Verilog HDL描述與實(shí)現(xiàn)通過上面的M序列原理分析可以看出，實(shí)際上M序列發(fā)生器的核心部分就是帶有反饋的移位寄存器，而且應(yīng)該注意的是，要避免移位寄存器進(jìn)入全零的死循環(huán)狀態(tài)。該模塊的核心是線性反饋移位寄存器。由于生成序列的周期至少要1000，所以需要10為反饋移位寄存器，210 1=1023。其功能要求如清單2-1所示。清單2-1 M序列產(chǎn)生器的功能要求 有10個移位寄存器組成，共用一個時鐘（上升沿觸發(fā)）； 同步清零； 同步清零后延時一個時鐘寄存器開始輸出； 特征方程是x10+x3+1；反饋系數(shù)為10010000001； 清零時寄存器組初始狀態(tài)賦值為1000000000； 生成的M序列周期為1023；根據(jù)上述功能介紹，M序列發(fā)生器的對外接口信號如清單2-2所示。清單2-2 M序列發(fā)生器的對外接口信號 輸入系統(tǒng)時鐘信號Clk，每個時鐘移位寄存器都會進(jìn)行一次移位，碼產(chǎn)生單元產(chǎn)生一位偽隨機(jī)碼； 輸入的系統(tǒng)全局置零信號Clr，當(dāng)Clr信號有效時，所有的寄存器清零； 全局使能信號En 產(chǎn)生的偽隨機(jī)碼m_out。清單2-2是一個M序列發(fā)生器的Verilog HDL描述，其綜合時間戳如圖2-3所示，其綜合結(jié)果如圖2-4所示，仿真時序圖如圖2-5所示。清單2-3 M序列發(fā)生器的Verilog HDL描述module m_generator(Clk,m_out,En,Clr);inputClk; /輸入系統(tǒng)時鐘inputEn; /全局使能信號inputClr; /輸入的系統(tǒng)全局置零信號output9:0m_out;/產(chǎn)生的m序列reg 9:0 register;/用來產(chǎn)生偽碼的移位寄存器assignm_out9:0 = register9:0;輸出M序列always (posedge Clk)beginif(Clr)beginregister9:0 = 10b1000000000;/全局置位信號有效的時候，將移位寄存器的初始值賦值到移位寄存器endelse if (En = 1)beginregister9:0 = register0+register4,register9:1;/這里根據(jù)生成多項(xiàng)式來安排endendendmodule圖表 2-3 綜合時間戳圖表 2-4綜合結(jié)果圖表 2-5 時序仿真波形結(jié)果3 高斯噪聲生成器3.1 高斯噪聲的原理概述高斯噪聲是一種具有正態(tài)分布（也稱作高斯分布）概率密度函數(shù)的噪聲，在任選瞬時值中任取n個，其值按n個變數(shù)的高斯概率定律分布。換句話說，高斯噪聲的值遵循高斯分布或者它在各個頻率分量上的能量具有高斯分布。它被及其普遍地應(yīng)用為用以產(chǎn)生加成性高斯白噪聲（AWGN）的迭代白噪聲。其概率密度函數(shù)可以表示為公式2-2。高斯噪聲完全由其時變平均值和兩瞬時的協(xié)方差函數(shù)來確定，若噪聲為平穩(wěn)的，則平均值與時間無關(guān)，而協(xié)方差函數(shù)則變成僅和所考慮的兩瞬時之差有關(guān)的相關(guān)函數(shù)，它在意義上等效于功率譜密度。高斯噪聲可以是大量獨(dú)立的脈沖所產(chǎn)生的，從而在任何有限時間間隔內(nèi)，這些脈沖中的每一個脈沖值與所有脈沖值的總和相比都可忽略不計(jì)。3.2 生成高斯白噪聲系統(tǒng)采用查找表技術(shù)實(shí)現(xiàn)高斯白噪聲的輸出，高斯噪聲生成器以LPM_ROM為核心，以M序列為地址，輸出高斯白噪聲向量。高斯白噪聲的定義為，如果一個噪聲，它的幅度分布服從高斯分布，而它的功率譜密度又是均勻分布的，則稱它為高斯白噪聲。我們可以利用Matlab來計(jì)算出高斯白噪聲的值，Matlab中兩個函數(shù)可以實(shí)現(xiàn)高斯白噪聲向量的輸出。一個是WGN，另一個是AWGN。WGN用于產(chǎn)生高斯白噪聲，AWGN則用于在某一信號中加入高斯白噪聲。清單3-1為產(chǎn)生高斯白噪聲向量的Matlab程序。清單3-1 產(chǎn)生高斯噪聲向量的Matlab腳本程序x=wgn(1023,1,20);%生成1023行1列的20dBm高斯白噪聲向量y=x*512/max(x);%向量的歸一化s=round(y);%向量由浮點(diǎn)數(shù)變?yōu)檎麛?shù)for i=1:1023 if s(i,1)0 s(i,1)=abs(s(i,1)+512;%向量負(fù)數(shù)轉(zhuǎn)換為補(bǔ)碼值 endends=0;s;%將向量增至1024列S=reshape(s,8,128);%將向量轉(zhuǎn)化成8行128列的矩陣S=S;%將向量轉(zhuǎn)秩，變?yōu)?28行8列，便于復(fù)制到高斯生成器的.mif文件中。采用查找表技術(shù)實(shí)現(xiàn)高斯白噪聲的輸出，首先要添加LPM_ROM模塊。添加時需要.mif文件配置LPM_ROM的內(nèi)容。清單3-2為.mif文件內(nèi)容。清單3-2 LPM_ROM模塊配置內(nèi)容WIDTH=10;/數(shù)據(jù)輸出寬度為10比特DEPTH=1024;/LPM_ROM中包含1024個數(shù)據(jù)單元ADDRESS_RADIX=UNS;DATA_RADIX=UNS;CONTENT BEGIN/對應(yīng)數(shù)據(jù)0 : 0;1 : 23;2 : 761;3 : 196;1021 : 686;1022 : 107;1023 : 129;END;這樣就添加了一個數(shù)據(jù)輸出寬度為10bit，1024個數(shù)據(jù)單元的LPM_ROM。其內(nèi)容即為高斯白噪聲的數(shù)值向量。3.3 高斯噪聲生成器高斯噪聲生成器的作用是根據(jù)M序列生成器生成的M序列生成高斯噪聲向量。需要周期至少1000。其功能要求如清單3-3.清單3-3 高斯噪聲生成器設(shè)計(jì)要求 產(chǎn)生10bit的高斯噪聲向量，周期為1023； 與M序列同步復(fù)位，避免M序列進(jìn)入全零死循環(huán)； 與M序列生成器同步全局輸出使能；根據(jù)上述功能介紹，高斯噪聲生成器對外接口信號應(yīng)該如清單3-4所示。清單3-4 高斯噪聲生成器對外接口信號 10位輸入信號，有M序列生成器給出，作為LPM_OUT的查詢地址； 輸入系統(tǒng)時鐘信號Clk，每個時鐘高斯噪聲生成器都會根據(jù)地址輸入查詢到一個高斯噪聲數(shù)值并輸出； 輸入的系統(tǒng)全局置零信號Clr； 全局使能信號En 產(chǎn)生的高斯噪聲Guass_out。創(chuàng)建Block Diagram/Scheme File，添加LPM_ROM模塊，模塊包含上述接口信號，模塊配置內(nèi)容如清單3-2所示。高斯噪聲生成器需要M序列生成器產(chǎn)生的M序列作為LPM_ROM的查詢地址。綜合結(jié)果如圖表3-1所示，時間戳如圖表3-2所示，時序仿真圖如圖表3-3所示。圖表 3-1 高斯噪聲生成器綜合結(jié)果圖表 3-2 高斯噪聲生成器的綜合時間戳圖表 3-3 高斯噪聲生成器時序仿真4 高斯噪聲的輸出高斯噪聲生成的高斯白噪聲序列需要經(jīng)過D/A轉(zhuǎn)換器和線性放大器、模擬濾波器獲得2Vp-p的高斯白噪聲。為了提高量化精度，必須提高DA轉(zhuǎn)換的位數(shù)；另一方面，為了提高帶寬，必須提高DA轉(zhuǎn)換的采樣速率。在本設(shè)計(jì)中D/A轉(zhuǎn)換器可以采用10位單通道D/A轉(zhuǎn)換器DAC900，最高采樣速率為200MHz，輸出為Iout與-Iout同時輸出外圍的放大單元。對于任意變量進(jìn)行線性的組合是不會改變變量本身的概率分布特性的，而僅僅改變隨機(jī)變量的值，對于噪聲來講也就是僅僅改變了噪聲的強(qiáng)度。因此為了測量系統(tǒng)在不同信噪比條件下的性能，設(shè)計(jì)了線性放大單元來實(shí)現(xiàn)這個功能。本系統(tǒng)將DAC900單通道D/A轉(zhuǎn)換器輸出的Iout與-Iout，通過運(yùn)算放大器OPA680輸出2Vp-p的高斯白噪聲。電路拓?fù)鋱D如圖4-1所示。圖表 4-1 高斯噪聲輸出與放大電路拓?fù)鋱D此外，為了噪聲的輸出與被測設(shè)備適配，同時也為了防止測試過程出現(xiàn)不可控制的帶寬外的噪聲干擾，信號還要經(jīng)過模擬濾波單元以使信號更好地輸出。5 總結(jié)與展望6 參考文獻(xiàn)【1】 鄭亞民 董小舟 VHDL與Verilog HDL比較學(xué)習(xí)及建模指導(dǎo)北京：國防工業(yè)出版社，2008.6【2】 樊昌信 張甫翎 徐炳祥 吳成軻 通信原理（第5版） 北京：國防工業(yè)出版社，2003.9【3】 姜宇柏 黃志強(qiáng) 通信收發(fā)信機(jī)的Verilog實(shí)現(xiàn)與仿真 北京：機(jī)械工業(yè)出版社，2006.10【4】 譚會生 瞿遂春 EDA技術(shù)綜合應(yīng)用實(shí)例與分析 西安：西安電子科技大學(xué)出版社，2004.11【5】 黃本雄 侯潔 胡海高斯白噪聲發(fā)生器在FPGA中的實(shí)現(xiàn) J 微計(jì)算機(jī)信息，2007，7-2：165-167【6】 尹中秋 石春和 陳明生 劉樹中 FPGA的可調(diào)參數(shù)白噪聲與高斯白噪聲生成器 J 火力與指揮控制 2008，33-8：109-111【7】 肖振宇 金德鵬 曾烈光 通信系統(tǒng)仿真中關(guān)于噪聲的分析與研究 J 通信技術(shù)，2009，42-04：38-40【8】 李昌利 沈玉利 通信系統(tǒng)仿真中的隨機(jī)信號生成方法 廣東海洋大學(xué)學(xué)報(bào) 2007，27-6：74-767 附錄清單7-1 M序列發(fā)生器的Verilog HDL描述module m_generator(Clk,m_out,En,Clr);inputClk; /輸入系統(tǒng)時鐘inputEn; /全局使能信號inputClr; /輸入的系統(tǒng)全局置零信號output9:0m_out;/產(chǎn)生的m序列reg 9:0 register;/用來產(chǎn)生偽碼的移位寄存器assignm_out9:0 = register9:0;輸出M序列always (posedge Clk)beginif(Clr)beginregister9:0 = 10b1000000000;/全局置位信號有效的時候，將移位寄存器的初始值賦值到移位寄存器endelse if (En = 1)beginregister9:0 = register0+register4,register9:1;/這里根據(jù)生成多項(xiàng)式來安排endendendmodule清單7-2 產(chǎn)生高斯噪聲向量的Matlab腳本程序x=wgn(1023,1,20);%生成1023行1列的20dBm高斯白噪聲向量y=x*512/max(x);%向量的歸一化s=round(y);%向量由浮點(diǎn)數(shù)變?yōu)檎麛?shù)for i=1:1023 if s(i,1)0 s(i,1)=abs(s(i,1)+512;%向量負(fù)數(shù)轉(zhuǎn)換為補(bǔ)碼值 endends=0;s;%將向量增至1024列S=reshape(s,8,128);%將向量轉(zhuǎn)化成8行128列的矩陣S=S;%將向量轉(zhuǎn)秩，變?yōu)?28行8列，便于復(fù)制到高斯生成器的.mif文件中。清單7-3 LPM_ROM模塊配置內(nèi)容WIDTH=10;/數(shù)據(jù)輸出寬度為10比特DEPTH=1024;/LPM_ROM中包含1024個數(shù)據(jù)單元ADDRESS_RADIX=UNS;DATA_RADIX=UNS;CONTENT BEGIN/對應(yīng)數(shù)據(jù)0 : 0;1 : 23;2 : 761;3 : 196;1021 : 686;1022 : 107;1023 : 129;END;清單7-4 FPGA中M序列生成模塊與高斯噪聲生成模塊timescale 1 ps / 1 ps/ synopsys translate_onmodule Guass_rom (aclr,address,clken,clock,q);input aclr;input9:0 address;input clken;input clock;output9:0 q;wire 9:0 sub_wire0;wire 9:0 q = sub_wire09:0;altsyncramaltsyncram_comp