《現(xiàn)代SOC設(shè)計(jì)技術(shù)》學(xué)習(xí)小結(jié)

1、現(xiàn)代SOC設(shè)計(jì)技術(shù)學(xué)習(xí)小結(jié)目錄 一、SOC的概念 二、前端設(shè)計(jì)和后端實(shí)現(xiàn) 三、可測(cè)性設(shè)計(jì) 四、軟硬件協(xié)同技術(shù) 五、驗(yàn)證技術(shù) 六、低功耗技術(shù) 七、IP復(fù)用技術(shù) 一、SOC概念 SOC（System on Chip）中文翻譯為片上系統(tǒng)、系統(tǒng)級(jí)芯片等，由超大規(guī)模集成電路發(fā)展而來(lái)。從狹義上理解，SOC即把系統(tǒng)關(guān)鍵部件集成的到一張芯片上；而從廣義上理解，SOC本身就是一個(gè)小型系統(tǒng)。SOC的發(fā)展由市場(chǎng)和技術(shù)共同推動(dòng)。20世紀(jì)90年代，計(jì)算機(jī)、通信、電子產(chǎn)品以及軍事等領(lǐng)域需要大量高集成度的集成電路，于是集成電路向集成系統(tǒng)轉(zhuǎn)變。這種轉(zhuǎn)變的表現(xiàn)，一方面，IC品種增加、規(guī)模擴(kuò)大、性能提高、上市時(shí)間縮短，并且IC標(biāo)

2、準(zhǔn)化形成；另一方面，微電子技術(shù)不斷發(fā)展，計(jì)算機(jī)性能提高，EDA綜合開發(fā)工具性能提高，硬件描述語(yǔ)言公布。相比于IC，SOC具有的優(yōu)勢(shì)有：功耗低、體積小、速度快、功能豐富、節(jié)省成本。IP核是SOC設(shè)計(jì)的基本單元。IP核是已經(jīng)設(shè)計(jì)好經(jīng)過(guò)驗(yàn)證的具有特定功能的電路模塊。在設(shè)計(jì)SOC時(shí)可以直接使用IP核。IP核分為軟核、硬核和固核。軟核指RTL級(jí)描述的核，一般是HDL代碼，也就是源代碼。它不依賴工藝，靈活性好，價(jià)格很貴。硬核指電路版圖形式的核，不能被修改。它需要預(yù)先布局，可靠性高，價(jià)格低。固核介于軟核和硬核之間，屬于門級(jí)網(wǎng)表形式，固核需要使用者布局布線，有一定的靈活性。SOC設(shè)計(jì)是基于核的設(shè)計(jì)，也就是將系

3、統(tǒng)按功能分為若干塊，組合不同的IP核，集成為特定功能的芯片的過(guò)程。但是這不意味著，簡(jiǎn)單的組合IP核就夠了，還需要IP核的測(cè)試復(fù)用和結(jié)構(gòu)上的精心設(shè)計(jì)。通常利用IP模塊可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，但是對(duì)開發(fā)者理解IP模塊有了更高的要求，時(shí)序一致性的問(wèn)題也會(huì)凸顯。這個(gè)問(wèn)題推動(dòng)了IP模塊的標(biāo)準(zhǔn)化。代表性的SOC標(biāo)準(zhǔn)化組織是美國(guó)的VSIA。SOC的技術(shù)的特征有：復(fù)雜的系統(tǒng)功能、軟硬件結(jié)合、含有一個(gè)或多個(gè)芯核（微處理器MPU、微控制器MCU、數(shù)字信號(hào)處理器DSP等）、采用深亞微米或超深亞微米工藝實(shí)現(xiàn)。隨著計(jì)算機(jī)、通信、手持設(shè)備等對(duì)IC的需求不斷增加。IC的發(fā)展由元件到單元，再到RTL，現(xiàn)在為IP核。集成電路會(huì)繼續(xù)朝

4、著SOC發(fā)展。我國(guó)的SOC產(chǎn)業(yè)從20世紀(jì)90年代開始逐步發(fā)展?，F(xiàn)在基本分為三大產(chǎn)業(yè)：設(shè)計(jì)、制造和封裝。封裝測(cè)試業(yè)占的比重約70%。在我國(guó)SOC發(fā)展的重點(diǎn)有高端通用芯片、網(wǎng)絡(luò)通信、數(shù)字家電、信息安全、工業(yè)控制、生物醫(yī)療、IP核。在SOC設(shè)計(jì)與開發(fā)的過(guò)程中我們比較關(guān)注的技術(shù)有IP核復(fù)用技術(shù)、總線架構(gòu)技術(shù)、軟硬件協(xié)同技術(shù)、超深亞微米技術(shù)、可靠性設(shè)計(jì)技術(shù)、芯片綜合時(shí)序分析技術(shù)、驗(yàn)證技術(shù)、可測(cè)試性技術(shù)、低功耗技術(shù)、新型電路實(shí)現(xiàn)技術(shù)、嵌入式軟件移植開發(fā)?，F(xiàn)在的SOC技術(shù)遇到一些瓶頸，如時(shí)鐘同步問(wèn)題、信號(hào)完整性問(wèn)題、IP核復(fù)用技術(shù)、端口標(biāo)準(zhǔn)化問(wèn)題、加工工藝問(wèn)題、功耗控制問(wèn)題、新的測(cè)試技術(shù)和設(shè)計(jì)工具。未來(lái)的S

5、OC可能會(huì)更加專注以下問(wèn)題：可重構(gòu)技術(shù)、NoC（片上網(wǎng)絡(luò)）和系統(tǒng)級(jí)集成技術(shù)?？芍貥?gòu)是指根據(jù)數(shù)據(jù)或控制等具體情況對(duì)系統(tǒng)和算法進(jìn)行重新配置。CSOC（可配置SOC）即具有可重構(gòu)功能，比ASIC更靈活。NoC可實(shí)現(xiàn)片上資源與片上資源的網(wǎng)絡(luò)通信。二、前段設(shè)計(jì)和后端實(shí)現(xiàn) SOC的設(shè)計(jì)流程一般為系統(tǒng)級(jí)設(shè)計(jì)、前端設(shè)計(jì)和后端實(shí)現(xiàn)。系統(tǒng)級(jí)設(shè)計(jì)用系統(tǒng)級(jí)建模語(yǔ)言，如SystemC，對(duì)系統(tǒng)進(jìn)行行為級(jí)建模，描述各模塊的功能。建立好各功能模塊后，采用總線協(xié)議方式實(shí)現(xiàn)各模塊的通信，包括數(shù)據(jù)總線和功能總線。前端設(shè)計(jì)流程依次為RTL（寄存器傳輸級(jí)）設(shè)計(jì)、RTL仿真、硬件原型驗(yàn)證、電路綜合等。后端設(shè)計(jì)包括版圖設(shè)計(jì)、物理驗(yàn)證和后仿

6、真等。RTL設(shè)計(jì)是指用硬件描述語(yǔ)言，如Verilog，對(duì)電路進(jìn)行描述。RTL仿真是指通過(guò)建立測(cè)試平臺(tái)對(duì)RTL設(shè)計(jì)的功能進(jìn)行檢驗(yàn)。硬件原型驗(yàn)證是指利用實(shí)際硬件，如FPGA，進(jìn)行硬件原型驗(yàn)證。綜合是指將RTL設(shè)計(jì)中的代碼翻譯為實(shí)際電路中的各元件和連接關(guān)系，用一張網(wǎng)表表示，稱為“門級(jí)網(wǎng)表”。綜合過(guò)程中，還需要頻率面積等約束條件。版圖設(shè)計(jì)是指將電路元器件及連接關(guān)系轉(zhuǎn)換成版圖設(shè)計(jì)的形式來(lái)表示。通常由自動(dòng)布線工具實(shí)現(xiàn)版圖設(shè)計(jì)。物理驗(yàn)證是對(duì)版圖設(shè)計(jì)進(jìn)行一系列的檢查，包括DRC（設(shè)計(jì)規(guī)則檢查）、LVS（版圖電路一致性檢查）、ERC（電學(xué)規(guī)則檢測(cè)）。當(dāng)芯片門超過(guò)百萬(wàn)門后，通常采用STA（靜態(tài)時(shí)序分析）從電路的連

7、接和布線來(lái)推測(cè)信號(hào)的傳輸時(shí)序，節(jié)省時(shí)間。SOC的設(shè)計(jì)方法主要分為兩種：基于模塊的和“門?！钡姆椒??；谀K的方法是對(duì)各個(gè)單元模塊進(jìn)行RTL設(shè)計(jì)、綜合和版圖設(shè)計(jì)，然后再頂層完成整個(gè)芯片的版圖設(shè)計(jì)?！伴T?！钡姆椒ㄊ菍?duì)各個(gè)單元模塊完成RTL，然后直接對(duì)整個(gè)芯片進(jìn)行綜合和版圖設(shè)計(jì)。3、 可測(cè)性設(shè)計(jì) 集成電路在制造過(guò)程中會(huì)出現(xiàn)物理上缺陷，電路上的失效，邏輯和行為級(jí)上的故障。所以集成電路制成芯片，要通過(guò)測(cè)試向量驗(yàn)證正確性。測(cè)試的可行性、復(fù)雜性和成本等越來(lái)越受到關(guān)注，形成了可測(cè)性設(shè)計(jì)技術(shù)?？蓽y(cè)性設(shè)計(jì)技術(shù)包括測(cè)試向量的生成、測(cè)試應(yīng)用和可測(cè)性設(shè)計(jì)。測(cè)試的過(guò)程是把激勵(lì)信號(hào)加載到需要檢測(cè)的芯片輸入引腳，在輸出引腳檢

8、測(cè)電路相應(yīng)，與期望相應(yīng)作比較，判斷電路是否有故障。激勵(lì)信號(hào)就是測(cè)試向量。測(cè)試向量可以人工編制，也能由APTG（自動(dòng)測(cè)試生成工具）和故障模擬工具產(chǎn)生。測(cè)試應(yīng)用則是檢測(cè)電路的制造故障?？蓽y(cè)性設(shè)計(jì)是指在設(shè)計(jì)的同時(shí)就考慮可測(cè)性設(shè)計(jì)問(wèn)題，減少測(cè)試的復(fù)雜度和成本。根據(jù)測(cè)試目的的不同，有驗(yàn)證測(cè)試、生產(chǎn)測(cè)試、可靠性測(cè)試、接受測(cè)試。對(duì)于測(cè)試的評(píng)估提出了故障覆蓋率的概念，提高故障覆蓋率可以降低DPM（故障率）。可測(cè)性設(shè)計(jì)技術(shù)初期采用的方法是Ad Hoc技術(shù)。該技術(shù)采用外部測(cè)試方法，測(cè)試向量的輸入和響應(yīng)的輸出均通過(guò)被測(cè)設(shè)備的輸入輸出端口操作，北側(cè)設(shè)備的內(nèi)部節(jié)點(diǎn)控制和觀測(cè)采用以測(cè)試針床為基礎(chǔ)的在線測(cè)試技術(shù)。機(jī)構(gòu)化設(shè)計(jì)方法研究如何設(shè)計(jì)容易測(cè)試的電路，進(jìn)而又考慮設(shè)計(jì)在芯片內(nèi)部起測(cè)試作用的電路，減輕未來(lái)芯片測(cè)試的復(fù)雜度。掃描測(cè)試是指將任意狀態(tài)移進(jìn)電路或?qū)⑷我粻顟B(tài)移出，特點(diǎn)是測(cè)試數(shù)據(jù)的串行化。這要求在設(shè)計(jì)電路的時(shí)候，寄存