EDA課程設(shè)計報告四位加法器設(shè)計

1、eda課程設(shè)計題目 ：四位加法器設(shè)計學(xué)號 ：200907064222姓名 ：謝廣海 班級 ：測控092指導(dǎo)老師 ：趙強(qiáng)松2012年2月26日2012年3月2日目錄一、摘要-2二、eda簡介-2三、概述-33.1目的與要求-33.2實(shí)驗(yàn)前預(yù)習(xí)-43.3設(shè)計環(huán)境-4四、四位全加器的設(shè)計過程-54.1 半加器的設(shè)計-54.2一位全加器的設(shè)計-104.3四位全加器的設(shè)計-12五、收獲與心得體會-13一、摘要本文主要介紹了關(guān)于eda技術(shù)的基本概念及應(yīng)用，eda設(shè)計使用的軟件quartus7.2的基本操作及使用方法，以altera公司的quartus7.2為工具軟件，采用層次化原理圖輸入法設(shè)計半加器和四位

2、全加器的設(shè)計及仿真過程。二、eda簡介eda技術(shù)就是以計算機(jī)為工具，設(shè)計者在eda軟件平臺上，用硬件描述語言hdl完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作.eda是電子設(shè)計自動化（electronic design automation）的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計（cad）、計算機(jī)輔助制造（cam）、計算機(jī)輔助測試（cat）和計算機(jī)輔助工程（cae）的概念發(fā)展而來的。 eda代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)

3、進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（asic）實(shí)現(xiàn)，然后采用硬件描述語言（hdl）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。高層次設(shè)計是一種概念驅(qū)動式設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標(biāo)進(jìn)行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機(jī)后，eda系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉

4、及實(shí)現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。利用eda工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出ic版圖或pcb版圖的整個過程在計算機(jī)上自動處理完成?，F(xiàn)在對eda的概念或范疇用得很廣。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有eda的應(yīng)用1。目前eda技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到eda技術(shù)。本次畢業(yè)設(shè)計

5、課題實(shí)現(xiàn)的核心技術(shù)即為eda相關(guān)技術(shù)。三、概述3.1目的與要求本實(shí)驗(yàn)課程的目的，旨在通過上機(jī)實(shí)驗(yàn)，使學(xué)生加深理解eda技術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖和硬件描述語言進(jìn)行電路設(shè)計的基本方法和利用eda工具軟件（max+plus或quartus7.2）設(shè)計簡單數(shù)字電子系統(tǒng)的能力，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計和研究開發(fā)工作打下基礎(chǔ)。eda技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的eda工具問世，我國eda技術(shù)的應(yīng)用水平長期落后于發(fā)達(dá)國家，因此，我們應(yīng)該盡早掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計效率的需要，更是我國電子工業(yè)在世界市場上生存、竟?fàn)幣c發(fā)展的需要。3.

6、2實(shí)驗(yàn)前預(yù)習(xí)每次實(shí)驗(yàn)前，仔細(xì)閱讀本實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容，明確實(shí)驗(yàn)?zāi)康暮蛯?shí)驗(yàn)內(nèi)容；明確實(shí)驗(yàn)原理與步驟；復(fù)習(xí)與實(shí)驗(yàn)內(nèi)容有關(guān)的理論知識；預(yù)習(xí)儀器設(shè)備的使用方法、操作規(guī)程及注意事項(xiàng)。3.3設(shè)計環(huán)境quartus是altera公司提供的fpga/cpld集成開發(fā)軟件，altera是世界上最大的可編程邏輯器件供應(yīng)商之一。 quartus在21世初推出，是altera全一代fpga/cpld集成開發(fā)軟件max+plus ii的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在quartus上可以完成設(shè)計輸入、hdl綜合、布新布局(適配)、仿真和選擇以及硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境,使設(shè)計者能方便地進(jìn)

7、行設(shè)計輸入、開始處理和器件編程。 quartus提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需求，也是單片機(jī)可編程系統(tǒng)(sopc)設(shè)計的綜合環(huán)境和sopc開發(fā)的基本設(shè)計工具，并為altera dsp開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。quartus設(shè)計完全支持vhdl、verilog的設(shè)計流程，其內(nèi)部嵌有vhdl、verilog邏輯綜合器。quartus與可用利用第三方的綜合工具(如leonardo spectrum、synplify pro、fpga complier ii)，并能直接調(diào)用這些工具。同樣 quartus具備仿真功能，同時支持第三方的仿真工具(如modelsin)。此

8、外， quartus與matlab和dsp builder結(jié)合，可用進(jìn)行基于fpag的dsp系統(tǒng)開發(fā)，是dsp硬件系統(tǒng)實(shí)現(xiàn)的工具eda工具。四、4位全加器的設(shè)計實(shí)現(xiàn)過程4.1半加器的設(shè)計1、元件選擇在max+plus ii工具軟件的元件庫中已經(jīng)有與門、或門、與非門和異或門等元件，在設(shè)計中可直接調(diào)用這些元件，實(shí)現(xiàn)電路設(shè)計。圖1 半加器原理圖在元件選擇對話框的符號庫“symbol libraries”欄目中，用鼠標(biāo)雙擊基本元件庫文件夾“d:maxplus2max2libprim”后，在符號文件“symbol files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、xor(異

9、或門)、vcc(電源)、input(輸入)和output(輸出)等。在元件選擇對話框的符號名“symbol name”欄目內(nèi)直接輸入xor，或者在“symbol files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到其他元件符號。2、編輯半加器的原理圖半加器邏輯電路圖如圖1所示，它由1個異或門和1個與門構(gòu)成，a、b是輸入端，so是和輸出端，co是向高位的進(jìn)位輸出端。在元件選擇對話框的符號名“symbol name”欄目內(nèi)直接輸入xor，或者在“symbol files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也

10、可以得到與門及輸入端和輸出端的元件符號。用鼠標(biāo)雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進(jìn)行名稱修改，用這種方法把兩個輸入端的名稱分別更改為“a”和“b”，把兩個輸出端的名稱分別更改為“so”和“co”，然后按照圖1所示的半加器邏輯電路的連接方式，用鼠標(biāo)將相應(yīng)的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_addergdf”(注意后綴是gdf)為文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。進(jìn)行存盤操作時，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，不要隨意單擊“ok”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“ok”按鈕

11、存盤，這是上機(jī)實(shí)驗(yàn)時最容易忽略和出錯的地方。 3、編譯設(shè)計圖形文件設(shè)計好的圖形文件一定要通過max+plus ii的編譯。在max+plus ii集成環(huán)境下，執(zhí)行“max+plus”菜單下的“compiler”命令，在彈出的編譯對話框中單擊“start”按鈕，即可對h_addergdf文件進(jìn)行編譯。在編譯中，max+plus ii自動完成編譯網(wǎng)表提取(compiler netlist extractor)、數(shù)據(jù)庫建立(database builder)、邏輯綜合(logic synthesizer)、邏輯分割(partitioner)、適配(fitter)、延時網(wǎng)表提取(timing snf

12、extractor)和編程文件匯編(assembler)等操作，并檢查設(shè)計文件是否正確。存在錯誤的設(shè)計文件是不能將編譯過程進(jìn)行到底的，此時計算機(jī)會中斷編譯，并在編譯(compiler)對話框中指出錯誤類型和個數(shù)。4、生成元件符號 在max+plus ii集成環(huán)境下，執(zhí)行“file”菜單下的“create default symbol”命令，將通過編譯的gdf文件生成一個元件符號，并保存在工程目錄中。這個元件符號可以被其他圖形設(shè)計文件調(diào)用，實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計。5、功能仿真設(shè)計文件仿真，也稱為模擬(simulation)；是對電路設(shè)計的一種間接的檢測方法。對電路設(shè)計的邏輯行為和功能進(jìn)行模擬檢

13、測，可以獲得許多設(shè)計錯誤及改進(jìn)方面的信息。對于大型系統(tǒng)的設(shè)計，能進(jìn)行可靠、快速、全面的仿真尤為重要。 建立波形文件進(jìn)行仿真時需要先建立仿真文件。在max+p1us ii環(huán)境執(zhí)行“file”的“new”命令，再選擇彈出的對話框中的waveform editor fi1e項(xiàng)，波形編輯窗口即被打開。 輸入信號節(jié)點(diǎn) 在波形編輯方式下，執(zhí)行“node”的“nodes from snf”命令，彈出輸入節(jié)點(diǎn)“enter nodes from snf”對話框，在對話框中首先單擊“l(fā)ist”按鈕，這時在對話框左邊的“available nodesgroups” (可利用的節(jié)點(diǎn)與組)框中將列出該設(shè)計項(xiàng)目的全部信號

14、節(jié)點(diǎn)。若在仿真中只需要觀察部分信號的波形，則首先用鼠標(biāo)將選中的信號名點(diǎn)黑，然后單擊對話框中間的“=”按鈕，選中的信號即進(jìn)入到對話框右邊的“selected nodesgroups”(被選擇的節(jié)點(diǎn)與組)框中。如果需要刪除“被選擇的節(jié)點(diǎn)與組”框中的節(jié)點(diǎn)信號，也可以用鼠標(biāo)將其名稱點(diǎn)黑，然后單擊對話框中間的“=按鈕。節(jié)點(diǎn)信號選擇完畢后，單擊“ok”按鈕即可。 設(shè)置波形參量在波形編輯對話框中調(diào)入了半加器的所有節(jié)點(diǎn)信號后，還需要為半加器輸入信號a和b設(shè)定必要的測試電平等相關(guān)的仿真參數(shù)。如果希望能夠任意設(shè)置輸入電平位置或設(shè)置輸入時鐘信號的周期，可以在options選項(xiàng)中，取消網(wǎng)格對齊snap to grid

15、的選擇(取消鉤)。 設(shè)定仿真時間寬度 在仿真對話框，默認(rèn)的仿真時間域是1s。如果希望有足夠長的時間觀察仿真結(jié)果，可以選擇“file”命令菜單中的“end time”選項(xiàng)，在彈出的“end time”對證框中，填入適當(dāng)?shù)姆抡鏁r間域(如5s)即可。 加入輸入信號為輸入信號a和b設(shè)定測試電平的方法及相關(guān)操作如教材圖2.1.3所示，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖剑员惴抡婧竽軠y試so和co輸出信號。 波形文件存盤以“h_adderscf”(注意后綴是scf)為文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。在波形文件存盤時，系統(tǒng)將本設(shè)計電路的波形文件名自動設(shè)置為“h_adder.sc

16、f”，因此可以直接單擊確定按鈕。 進(jìn)行仿真波形文件存盤后，執(zhí)行“max+p1us ii”選項(xiàng)中的仿真器“simulator”命令，單擊彈出的“仿真開始”對話框中的“start”按鈕，即可完成對半加器設(shè)計電路的仿真，可通過觀察仿真波形進(jìn)行設(shè)計電路的功能驗(yàn)證。半加器波形顯示如下圖：半加器波形4.2 1位全加器的設(shè)計1、編輯1位全加器的原理圖1位全加器可以用兩個半加器及一個或門連接而成。其原理圖如圖1所示。圖1 1位全加器原理圖在quartus7.2圖形編輯方式下，在用戶目錄中找到自己設(shè)計的半加器元件h_adder，并把它調(diào)入原理圖編輯框中（調(diào)入兩個），另外從d:maxplus2max2libpri

17、m元件庫中調(diào)出一個兩輸入端的或門，并加入相應(yīng)的輸入和輸出元件，按照圖1所示電路連線，得到1位全加器電路的設(shè)計結(jié)果。電路中的a和b是兩個1位二進(jìn)制加數(shù)輸入，cin是低位來的進(jìn)位輸入，sum是和輸出，cout是向高位進(jìn)位輸出。2、設(shè)計文件存盤與編譯完成1位全加器電路原理圖的編輯后，以f_addergdf為文件名將1位全加器電路原理圖設(shè)計文件保存在工程目錄中，“.gdf”表示圖形文件。進(jìn)行存盤操作時，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，操作者不要隨意單擊“ok”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“ok”按鈕存盤，這是初學(xué)者上機(jī)實(shí)驗(yàn)

18、時最容易忽略和出錯的地方3、仿真設(shè)計文件在quartus7.2波形編輯方式下，編輯f_addergdf的波形文件，并完成輸入信號a、b和cin輸入電平的設(shè)置。波形文件編輯結(jié)束后也要將波形文件保存在工程目錄中，在存盤操作時，系統(tǒng)會自動將當(dāng)前設(shè)計的文件名作為波形文件名，并以.scf為文件類型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接單擊“ok”按鈕結(jié)束波形文件的存盤操作。波形文件存盤后，執(zhí)行啟動仿真器“simulator”命令開始仿真，可通過觀察仿真波形進(jìn)行設(shè)計電路的功能驗(yàn)證。1位全加器波形如下圖4.3 4位全加器的設(shè)計4位加法器的設(shè)計中，全加器成為底層文件ain3.0和bin3.0是兩個4位二進(jìn)制輸入端，cin是低位來得進(jìn)位輸入端，sum3.0是4位和輸出端，cout是向高位進(jìn)位的輸出端。原理圖如圖2所示。步驟同1位全加法器。圖2 4位加法器原理圖4位全加器波形圖五、心得體會通過這次有關(guān)于eda技術(shù)的課程設(shè)