數(shù)字IC后端筆試面試題庫

1、I.簡(jiǎn)述數(shù)字IC設(shè)計(jì)流程2. 闡述下數(shù)字后端如何選擇工藝節(jié)點(diǎn)(process node),如何選擇metal stack(比如是選用1P7M還是1P8M)?3. 如何做好floorplan?大概闡述下做floorplan的步驟？如何qualify floorplan?4. 當(dāng)design中memory特別多，多到已經(jīng)無法全部擺放在boundary的周請(qǐng)問是否可以把memory擺放在core區(qū)域，為什么？這樣做的利弊分 別是什么？5如何規(guī)劃powerplan?衡量powerplan好壞的指標(biāo)有哪些？6.影響標(biāo)準(zhǔn)單元延遲的因素有哪些？ net delay是否可以為負(fù)值？為什 么？如果可以為負(fù)值，請(qǐng)

2、解釋原因。7.請(qǐng)闡述placement這個(gè)步驟的作用,干什么的？ placement這步包含哪 些子步驟？&在placement階段，針對(duì)時(shí)鐘clock和reset等信號(hào)，是否需要額外特 殊處理？為什么？9. placement后，如果發(fā)現(xiàn)timing violation比較大，應(yīng)該如何debug?應(yīng) 該從哪些方面著手分析？10. placement階段優(yōu)化timing的方法，策略有哪些？ 11.如何 qualify 個(gè) placement 結(jié)果？12. placement階段是否需要設(shè)置clock uncertainty?如果需要，應(yīng)該設(shè)多少 值？13何為congestion?如果desig

3、n中有比較嚴(yán)重的congestion,應(yīng)該如何 處理？14闡述下時(shí)鐘樹綜合（clock tree synthesis）的作用?為何要做時(shí)鐘樹綜 合？15. 時(shí)鐘樹上clock inverter或者buffer的類型應(yīng)該如何確定？是否可以用 clock buffer 來長(zhǎng) tree?16. 要想讓工具長(zhǎng)好某段tree,應(yīng)該告訴工具哪些要素？如何qualify -段 clock tree?17. Clock tree latency 和 clock skew 哪個(gè)更重要?18. Clock tree太長(zhǎng)有何壞處？ clock skew較大有何利弊？19. cts之后clock skew是有哪些部分

4、組成? cto后的clock skew值和cts 后的clock skew值有何不一樣？20. 對(duì)于一個(gè)時(shí)鐘結(jié)構(gòu)比較復(fù)雜的設(shè)計(jì)，給你一個(gè)placement的 constraint,你能否編寫出時(shí)鐘樹約束文件（并非是指定clock inverter類 型，max transition值等）？詳述下你是如何分析設(shè)計(jì)的時(shí)鐘結(jié)構(gòu)的？21. cts后如何分析時(shí)鐘樹是否合理？22. 給定一個(gè)timing report,要求判斷這條path是setup還是hold的 timing report?要求判斷當(dāng)前的report是什么階段的report?分析該條path 是否有異常（比如某個(gè)delay值比較大等等）

5、？23. 闡述下clock inter-balance是干什么用的？分析其存在的合理性。24. 闡述下 logic exclusive 和 physical exclusive 的區(qū)別。25.如何實(shí)現(xiàn)某兒路data path上的delay值接近？26.闡述 Create_clock 和 create_generated_clock 的區(qū)別和聯(lián)系？在 cts 階段，這兩種constraint下，丄】具的行為有何不同？27. 如何訃算電路最高工作頻率（需要特別注意時(shí)鐘占空比不是1:1的情 況）？28. 如果從下面的兩個(gè)芯片中選一個(gè)給你做數(shù)字后端設(shè)計(jì)實(shí)現(xiàn)，你要選哪 個(gè)？請(qǐng)說明理由？（1）寬=3倍的長(zhǎng)

6、（2長(zhǎng)=3倍的寬29. 闡述何為 Core limitted,何為 10 Limitted?針對(duì) Core limitted 的 design,應(yīng)該從哪些方面著手減少芯片面積?針對(duì)10 Limitted的design, 應(yīng)該如何減少面積？30. 如果一顆芯片中有很多的10 Domain,需要注意哪些問題？闡述下每個(gè) 10 Domain中應(yīng)該包括哪些cell?31. 什么是SSO,設(shè)IT 10 ring時(shí)，如何計(jì)算SSO?32. 闡述下常見的10 cell類型有哪些？它們的結(jié)構(gòu)分別是怎么樣的？33. 芯片中各種模擬IP應(yīng)該如何擺放？它們之間的spacing應(yīng)該如何預(yù)留？34. 如圖所示，時(shí)鐘和延

7、遲,計(jì)算到F2輸入端D的setup slack,到F4輸入 端D的holdoF1F2CLKC1 C2F3L2F4ji_rIIIIIIII999II I III I I 0 1 2 3 4 5 6nsDelay (ns)C1/2/3/4/5L1L2F1/2/3Z4(CP-Q) IF1/2/3/4Max0.57.00.807.姿乂二必rvMin0.23.00.20.2年6屮丄厶35. 如果設(shè)計(jì)中有DRC （特指spacing和short） , hold和setup違反， tape out之前，你已經(jīng)沒有時(shí)間去修改所有這些違反，那么你首先修改哪 個(gè)？哪個(gè)可以不管？請(qǐng)說明理由。36. 如果在core里

8、面某一塊有太多的標(biāo)準(zhǔn)單元的pin,有可能出現(xiàn)什么 place&route的問題，如何解決？37. 使用low Vt和high Vt cell的優(yōu)缺點(diǎn)？3&什么是PPA?如何評(píng)估PPA?如何實(shí)現(xiàn)一個(gè)最佳的PPA?39.為什么靜態(tài)功耗優(yōu)化要在時(shí)序收斂之后做？在有setup違反時(shí)做的話， 會(huì)怎么樣？40.如果設(shè)計(jì)中既有IR-drop的問題，乂有congestion的問題,你如何解 決？41.什么是IR drop?如果設(shè)訃中既有IR-drop的問題，乂有congestion的 問題，你如何解決？42什么是OCV?什么是AOCV?它們?cè)趹?yīng)用上有何不同？43.在timing signoff階段是如何將OC

9、V效應(yīng)考慮進(jìn)來的?對(duì)于setup檢 查，derate 值是應(yīng)該加在 lauch clock path 還是 capture clock path?抑或 是 launch data path or capture data path? Hold 檢查，乂是什么樣的一種 情況？44. Timing signoff階段,leakage優(yōu)化主要有哪些方法？ leakage優(yōu)化， hold time fixing和max transition等drc的fixing這三者的修復(fù)順序應(yīng)該是 什么樣的？為什么？45. 出現(xiàn)Setup violation的原因有哪些?修復(fù)setup violation的方法有哪

10、 些？有 setup violation,芯片能夠 tapeout 嗎？46. 芯片馬上要tapeout 了，發(fā)現(xiàn)既有setup violation，也有hold violation,請(qǐng)問應(yīng)該優(yōu)先fix哪部分timing violation?為什么?如果max transition violation岀現(xiàn)在hold corner,請(qǐng)問是否需要fix掉？為什 么？47.GBA和PBA分別是指什么？這兩者存在的意義是什么？48什么是crosstalk?crosstalk是如何影響timing的？如何預(yù)防crosstalk? 如何消除crosstalk?49 什么是天線效應(yīng)(Antenna Effect) ?引起天線效應(yīng)的主要原因有哪 些？如何消除天線效應(yīng)？50什么是latchup?在芯片設(shè)計(jì)實(shí)現(xiàn)階段,應(yīng)該如何考慮和避免latchup?51.芯片中添加tapcell的作用是?為何有的芯片不用加tapcell?闡述 endcap cell 的作用?52 什么是溫度反轉(zhuǎn)效應(yīng)？53什么是ECO?數(shù)字IC后端實(shí)現(xiàn)做Function ECO,應(yīng)該考慮哪些因素？闡 述Function ECO的流程？54什么是 scan chain reordering?為何要做 sc