Verilog流水燈實(shí)驗(yàn)報(bào)告

1、流水燈實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二流水燈一、實(shí)驗(yàn)?zāi)康膶W(xué)會編寫一個(gè)簡單的流水燈程序并掌握分頻的方法。熟悉Modelsim仿真軟件的使用。二、實(shí)驗(yàn)要求用Quartus編寫流水燈程序，在 Modelsim軟件中進(jìn)行仿真。三、實(shí)驗(yàn)儀器和設(shè)備1、硬件：計(jì)算機(jī)2、軟件：Quartus、Modelsim、（ UE）四、實(shí)驗(yàn)內(nèi)容1、將時(shí)鐘周期進(jìn)行分頻。2、編寫Verilog程序?qū)崿F(xiàn)LED等依次亮滅，用 Modelsim進(jìn)行仿真，繪制波形圖。五、實(shí)驗(yàn)設(shè)計(jì)（一）分頻原理已知時(shí)鐘周期f為50MHz周期T為1/f，即20ns。若想得到四分頻計(jì)數(shù)器，即周期為 80ns的時(shí)鐘，需要把時(shí)鐘進(jìn)行分頻。即每四個(gè)時(shí)鐘周期合并為一個(gè)周期。原理圖

2、如圖1所示。elk_WUirUWlTUULrst_n clk_4 _|圖1四分頻原理圖（二）流水燈設(shè)計(jì)思路1、實(shí)現(xiàn)4盞LED燈依次隔1s亮滅，即周期為1s；2、計(jì)算出頻率f為1/T=1Hz ；3、 設(shè)置計(jì)數(shù)器cnt，當(dāng)檢測到clk上升沿時(shí)開始計(jì)數(shù)，當(dāng) ent計(jì)數(shù)到24_999_999時(shí)， clk_4跳變?yōu)?，LED燈亮起，當(dāng)cnt計(jì)數(shù)49_999_999時(shí)，clk_4置0, LED燈熄滅。4、給LED賦初值4 b0001，第一盞燈亮。5、利用位拼接，實(shí)現(xiàn)循環(huán)。（三）設(shè)計(jì)框圖圖2設(shè)計(jì)基本框圖（四）位拼接的用法若輸入 a=4b1010 , b=3b101 , c=4b0101，想要使輸出 d=5b

3、10001用位拼接，符號“ ”： dv=b2:1,c1,a2:1即把b的低12位10，c的低1位0，a的低12位01拼接起來，得到10 0 01流水燈4b00014b00104b01004b1000相當(dāng)于把低三位左移，并最高位放在最低位。用位拼接可寫為：ledv=led2:0, led3;低三位最高位六、實(shí)驗(yàn)方法和步驟（一）時(shí)鐘分頻1、編寫分頻程序。2、編寫測試程序。3、進(jìn)行仿真，波形如圖3所示。圖3分頻仿真結(jié)果（二）流水燈1、編寫分頻程序。3、編寫測試程序。24、49跳轉(zhuǎn)。波形3、進(jìn)行仿真，為了節(jié)約時(shí)間和方便觀察波形，將計(jì)數(shù)器值分別改為 如圖4所示。S3 P I3申口 *創(chuàng) 1I. J1 J

4、fcw.円軒 往S |9 lib*!bn 點(diǎn) 皿-如* lg#lb idptUFMrttw rWp4i -耳匸 ：可1 + L.-齊-嶂,* 1tx曹H暫比ljiii r| 廠“世竝厘| t i f *1 |卻航 皿-.葉Hi4寸E嘈-1!營弓乞|y .圖4流水燈仿真結(jié)果七、頭驗(yàn)參考程序(一)時(shí)鐘分頻1、程序文件module div_elk(in putwireelk,in putwirerst_n,output)；regelk_4reg3:0ent;/模塊名與文件名一致。定義端口列表,/輸入線型/輸出定義為寄存器型/中括號定義位寬，定義中間變量 entalways(posedge elk)

5、if(rst_ n=0) ent = else if(cn t=3) ent=else ent=0；0；ent+1;/復(fù)位為0,計(jì)數(shù)器也為0/當(dāng)計(jì)數(shù)器=3時(shí)清零（可用else if ）/計(jì)數(shù)器自加1always(posedge elk)if(rst_ n=0)elk 4=0;/復(fù)位為O.elk 4為0/ 當(dāng)計(jì)數(shù)器為 1 時(shí)，時(shí)鐘跳變?yōu)?1/ 當(dāng)計(jì)數(shù)器為 3 時(shí)，時(shí)鐘跳變?yōu)?0else if(cnt=1) clk_4=1;else if(cnt=3) clk_4=0;endmodule2、測試文件timescale 1ns/1nsmodule tb_div_clk(); regclk;regrs

6、t_n;wireclk_4;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways #5 clk=clk;div_clk div_clk_inst(.clk(clk),.rst_n(rst_n), .clk_4(clk_4);endmodule(二) 流水燈/ 模塊名與文件名一致。定義端口列表，clk,/ 輸入線型rst_n,1 、 程序文件 module LSD(inputwireinputwireoutput reg3:0 led );reg25:0 cnt;/ 中括號定義位寬，定義中間變量cntregclk_4;always(posedge clk

7、) if(rst_n=0) cnt = 0; else if(cnt=49_999_999) cnt=0;else cnt=cnt+1;always(posedge clk or negedge clk) if(rst_n=0)clk_4=0;else if(cnt=24_999_999)clk_4=1;else if(cnt=49_999_999)clk_4=0;elseclk_4=clk_4;/ 復(fù)位為 0，計(jì)數(shù)器也為 0/ 當(dāng)計(jì)數(shù)器 =49999999 時(shí)清零 （可用 else if ）/ 計(jì)數(shù)器自加 1/ 異步復(fù)位/ 復(fù)位為 0.clk_4 為 0/ 當(dāng)計(jì)數(shù)器為 24999999 時(shí)，

8、時(shí)鐘跳變?yōu)?1/ 當(dāng)計(jì)數(shù)器為 49999999 時(shí)，時(shí)鐘跳變?yōu)?0always(posedge clk_4 or negedge clk_4) if(rst_n=0)led = 4b0001; elseled = led2:0,led3;/ 位拼接endmodule2、 測試文件timescale1n s/1 nsmodule LSD(); regclk;regrst_n;regcnt;wire led;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways #5 clk=clk;LSD LSD_inst(clk(clk),.rst_n (rst_ n)

9、,.led(led)；en dmodule八、實(shí)驗(yàn)小結(jié)1、做實(shí)驗(yàn)要養(yǎng)成良好的習(xí)慣，每次做實(shí)驗(yàn)時(shí)，都要建立一個(gè)新的文件夾存放實(shí)驗(yàn)所需 的程序文件，為仿真時(shí)添加文件做準(zhǔn)備，也方便以后的查找和使用。2、寫程序前要想清楚電路實(shí)現(xiàn)原理，根據(jù)所學(xué)數(shù)電知識對各個(gè)元器件進(jìn)行控制。3、寫程序時(shí)注意排版美觀整潔，同時(shí)注意添加注釋。4、注意程序中模塊名要和文件名一致，否則程序報(bào)錯(cuò)，無法編譯通過。5、 仿真時(shí)，可以選擇不同的進(jìn)制。在想要更改的地方右鍵，選擇【Radix】，其中【Binary】 為二進(jìn)制。如圖5所示。勾-X口 生 X駁屢匸工 Hf：1 UfQntl oftEinELQiS* N十11王占占t葺転M玉r湮灶乜r心、L J w 1*泊A齡if * 1ISi亠乂開K【偏I(xiàn)tu triit jfU.寸3 wji.i 0. lu! f-gp.:亠 i