實(shí)驗(yàn)培訓(xùn)_xxn

1、 集成電路相對于分離器件體積小，速度高，功耗 小，成本低，可建立含更多晶體管的復(fù)雜系統(tǒng)， 可以提供更強(qiáng)的計(jì)算能力，使設(shè)計(jì)專門用途的電 路成為可能，降低了電子系統(tǒng)成本。 目前國際上IC設(shè)計(jì)的主流工藝為0.18um和 0.13um，90nm工藝的應(yīng)用范圍正在迅猛的增 長，日益成為主流工藝。 更小尺寸的65nm，45nm的工藝正在積極的研 究中。 集成電路設(shè)計(jì)的EDA軟件公司也在與芯片工藝廠 商積極合作研發(fā)支持更小尺寸集成電路設(shè)計(jì)的 EDA軟件。 參數(shù)定義 時(shí)鐘頻率、時(shí)序、功能對應(yīng) 工藝選擇（0.35/0.18/0.13，1p/2p，m2/m3/m4） CMOS，BiCMOS，GaAs等。 架構(gòu)選擇

2、 動(dòng)態(tài)/靜態(tài)邏輯，并行/串行/流水線 電路設(shè)計(jì) 模塊劃分，需求定義，電路模塊設(shè)計(jì)與連接。 電路模擬 功能模擬，時(shí)序驗(yàn)證 版圖設(shè)計(jì) 自動(dòng)布局布線，人工設(shè)計(jì)。 版圖驗(yàn)證 設(shè)計(jì)規(guī)則（DRC）/電學(xué)規(guī)則（ERC），電路與 版圖對照（LVS） 版圖后模擬 寄生、延遲計(jì)算，反標(biāo)參數(shù)。 可靠性分析 電遷移，靜電保護(hù)，襯底耦合。 集成電路的設(shè)計(jì)及模擬驗(yàn)證決定電路的組成及相 關(guān)的參數(shù)，但仍不是實(shí)體的成品，集成電路的實(shí) 際成品須經(jīng)晶片廠的制作。 版圖設(shè)計(jì)是將所設(shè)計(jì)的電路轉(zhuǎn)換為圖形描述格式， 即設(shè)計(jì)工藝過程需要的掩模版，確定設(shè)計(jì)這些掩 模版幾何圖形的過程即版圖設(shè)計(jì)，如圖所示。 層次化、模塊化的版圖設(shè)計(jì)方式可以提高效

3、率。 光刻板的制作是非常昂貴的，所以版圖驗(yàn)證非常重要。用 Virtuoso Layout Editor（一種版圖設(shè)計(jì)工具）編輯生成 的版圖是否符合設(shè)計(jì)規(guī)則、電學(xué)規(guī)則，其線路連接是否正 確必須通過版圖驗(yàn)證系統(tǒng)來驗(yàn)證。 每一工藝均有其設(shè)備上和控制上的極限，如光刻分辨率、 化學(xué)藥品濃度和劑量、作用時(shí)間、溫度等，因此在版圖上 要能容忍變化的發(fā)生。為了使晶片廠制作過程的合理變化 不致影響制作的結(jié)果，電路設(shè)計(jì)者所設(shè)計(jì)的電路版圖必須 滿足晶片廠提供的設(shè)計(jì)規(guī)則。 電路設(shè)計(jì)及布局設(shè)計(jì)為不同階段的獨(dú)立設(shè)計(jì)過程，必須確 保版圖設(shè)計(jì)及原電路的一致性。 DRC（Design Rule Check）：對集成電路的版圖做幾

4、 何空間檢查以確保電路能被制版技術(shù)所實(shí)現(xiàn)。 ERC（Electrical Rule Check）：檢查power, ground 的short, floating device, floating net等指定的電氣特 性。 LVS（Layout Versus Schematic)：將layout與 schematic做比較，以檢查電路的連接，與MOS的 Length、Width值是否匹配。 LPE（Layout Parameter Extraction)：從layout 數(shù)據(jù) 中提取電器參數(shù)（如MOS的W、L值、BJT，diode的面 積、周長，節(jié)點(diǎn)的寄生電容）并以Hspice 網(wǎng)表方式表示

5、 電路 世界主流EDA公司：Cadence，Synopsys， Mentor。 Cadence公司和Synopsys公司都提供全套的IC 設(shè)計(jì)工具。 Mentor主要提供驗(yàn)證工具。 本試驗(yàn)課中要使用的工具： Cadence系統(tǒng)的電路圖設(shè)計(jì)工具Composer Schemetic和版圖設(shè)計(jì)工具Virtuoso Layout Editor Mentor系統(tǒng)的版圖驗(yàn)證工具Calibre CMOS工藝中常用的器件電阻（R）、電容 (C)、電感（射頻IC中用到）、二極管(D)、 MOS管(M)、BJT(Q) 符號(hào)與結(jié)構(gòu)： 內(nèi)建電場： I-V特性： q kT VT)ln( 2 i DA T n NN V

6、1)exp( T D SD V V Ii 圖中D為漏極，G為柵極，S為源極，B為襯 底。NMOS管的高電位端為漏極，低電位 端為源極；PMOS管的高電位端為源極，低 電位端為漏極。 閾值電壓（Vt）：柵氧化層下源漏之間形 成載流子溝道所需要的柵極電壓為閾值電 壓。 1）VgsVt： 晶體管截止 2）VgsVt n，設(shè)Vgs保持不變： 當(dāng)Vds=0時(shí)，S、D之間沒有電流 Ids=0 當(dāng)0VdsVgs-Vtn時(shí)，溝道上的電壓降（Vgs-Vtn） 保持不變，Leff=L-L變化不大，溝道電阻Rc基 本不變。所以，Ids=(Vgs-Vtn)/Rc基本不變， 即電流Ids基本保持不變，出現(xiàn)飽和現(xiàn)象 ：

7、2 )( 2 1 Tgsoxnds VV L W CI 襯底偏置效應(yīng)：當(dāng)NMOS管源極和襯底電 位不一致時(shí)（襯底電位更低），有更多的 空穴被吸引到襯底留下大量的負(fù)電荷，因 此耗盡區(qū)展寬了。柵極電荷鏡像耗盡區(qū)電 荷，因此閾值電壓是耗盡層電荷總數(shù)的函 數(shù)。隨著NMOS管源極電位和襯底電位差 的增大，閾值電壓上升。 溝道長度調(diào)制效應(yīng)：實(shí)際的MOSFET在飽 和區(qū)，漏源電流隨著漏源電壓升高而升高， 如下圖所示： )1 ()( 2 1 2 dsTgsoxnds VVV L W CI 亞閾值導(dǎo)電效應(yīng) ：理想的MOS管，當(dāng)Vgs 下降到小于VT時(shí)，器件會(huì)突然關(guān)斷。實(shí)際 上當(dāng)Vgs小于或等于VT時(shí)，柵下存在弱

8、的 反型層，并有一些漏電流。亞閾值情況下 Ids與Vgs呈現(xiàn)指數(shù)關(guān)系。 擊穿：MOSFET端電壓超過一定值時(shí)，會(huì) 發(fā)生擊穿。高的柵電壓會(huì)導(dǎo)致氧化層永久 擊穿（版圖設(shè)計(jì)須注意天線效應(yīng)，外界輸 入端口須注意靜電防護(hù)）。短溝道器件會(huì) 使漏端耗盡區(qū)展寬，到達(dá)源極，形成穿通。 符號(hào)與電學(xué)特性 dU dQ C PN結(jié)電容：非線性電容，有較大的電壓系 數(shù)，與所有的MOS工藝兼容 MOS 電容： Poly(or metal ) to bulk silicon 電容 Poly to field implant region 電容 Metal to poly 電容 ： Poly to poly電容 ： 符號(hào)與電學(xué)

9、特性： dI dU R 源漏擴(kuò)散電阻： 方塊電阻為20-100/（最大可達(dá)100K） 溫度系數(shù)為500-1500ppm/，電壓系數(shù)為 100-500ppm/，誤差為20%，ppm代表百 萬分之一 n+p結(jié)寄生電容較高 P阱電阻 與CMOS硅柵或鋁柵工藝兼容 方塊電阻為1K-5K/，有較大的電壓系 數(shù)，誤差為40% 離子注入電阻： 與CMOS硅柵和鋁柵工藝兼容，但需要額外的工 藝步驟。 方塊電阻為500-1000/，可以精確的控制 有較高的電壓系數(shù)，誤差較小 Poly-Si 電阻 ： 方塊電阻為30-200/，（與源漏同時(shí)摻雜，如果不摻 雜可制作高阻） 溫度系數(shù)為：500-1500ppm/，誤差

10、為40% 可以用激光進(jìn)行修正，電阻被較好的隔離。 開關(guān)電容模擬電阻 ： 可由CMOS硅柵或鋁柵工藝實(shí)現(xiàn) 需要高頻工作 反相器輸入為0，輸出為1；輸入為1，輸出 為0。符號(hào)如圖為： 反相器直流電壓傳輸特性為： 數(shù)字電路要求MOS管工作在線性區(qū)和截至區(qū)，而模擬電路 要求MOS管工作在飽和區(qū)。 圖中VOH：輸出高電平；VOL：輸出低電平；VIH：輸入高 電平；VIL：輸入低電平。 兩極電路級(jí)聯(lián)要求前級(jí)輸出低電平要低于后級(jí)輸入低電平， 前級(jí)輸出高電平要高于后級(jí)輸入高電平。 動(dòng)態(tài)功耗：對電容進(jìn)行充放電；每次轉(zhuǎn)換 消耗的能量為，消耗的功率為?？梢姽β?為MOS管尺寸無關(guān)，只與負(fù)載電容CL，電 源電壓Vdd

11、和頻率f有關(guān)。 短路電流：開關(guān)過程中電源和地之間的短 路電流。 漏電流：二極管和MOS管的漏電流。 設(shè)計(jì)規(guī)則主要是為了保證在集成電路生產(chǎn)中的光 刻板對準(zhǔn)偏差不會(huì)影響所制作的器件特性。 設(shè)計(jì)規(guī)則可以用來表示，是工藝中最小柵長的 0.5倍；用來表示設(shè)計(jì)規(guī)則可以使設(shè)計(jì)規(guī)則與工 藝尺寸無關(guān)。 實(shí)際上，企業(yè)在集成電路設(shè)計(jì)中一般采用m規(guī)則， 即詳細(xì)規(guī)定版圖中每個(gè)寬度和距離的尺寸。 結(jié)面積和周長最小化 二維效應(yīng)引起晶體管的有效尺寸與版圖尺 寸并不一致 用單位尺寸的晶體管； 用并聯(lián)幾個(gè)單位尺寸的MOS管構(gòu)成大的MOS管； 所有需要匹配的MOS管用相同的電流方向； 所有需要匹配的器件要求有相同的邊界條件，可 通

12、過加dummy器件來實(shí)現(xiàn) 對于要求匹配嚴(yán)格的差分對，采用共質(zhì)心 版圖設(shè)計(jì)。 電容可采用中間夾著二氧化硅的兩層多晶硅實(shí)現(xiàn)； 主要的誤差源是過腐蝕和氧化層梯度變化。過腐蝕 通常是主導(dǎo)因素，可以通過增加面積來最小化。 為了使匹配達(dá)到最佳，可以采用共質(zhì)心技術(shù) 為了最小化數(shù)字電路通過襯底和模擬電源 線對模擬電路的影響，需要在版圖設(shè)計(jì)上 采取一些措施： 數(shù)字電路可以整個(gè)系統(tǒng)共用一個(gè)電源線， 模擬電路的各模塊最好用單獨(dú)的電源線 這些電源線在片外連接。如果不能實(shí)現(xiàn)模 擬電路和數(shù)字電路PAD分開，需要從PAD 引出兩條分離的模擬電源線和數(shù)字電源線。 數(shù)字模塊和模擬模塊要在芯片的不同位置 進(jìn)行布局，兩個(gè)部分需要用

13、警戒環(huán)和阱隔 離。 用掩蔽技術(shù)可以防止噪聲通過襯底耦合， 也可以減小兩塊之間的crosstalk(串?dāng)_)。 數(shù)字模塊和模擬模塊要在芯片的不同位置 進(jìn)行布局，兩個(gè)部分需要用精潔環(huán)和阱隔 離。 當(dāng)襯底或阱中有較大的電流時(shí)，在電阻上 產(chǎn)生壓降引起寄生BJT開啟，并建立正反饋， 過大的電流會(huì)對芯片造成損壞，解決方案 是增加襯底接觸來減小歐姆電阻。 打開桌面上的Xmanager 3 打開Xbrowser 雙擊對應(yīng)的服務(wù)器（如果看不見點(diǎn)擊 ） 用戶名student_xx 密碼tjicc2011 打開終端(右鍵點(diǎn)擊桌面空白處，然后選擇 OpenTerminal) 輸入icfb & 放置完器件之 后，選中器件

14、， 按q鍵也可以 打開器件的參 數(shù)設(shè)置窗口 連線w 注意襯底！ 創(chuàng)建Cell 插入反相器 添加電源、地、信號(hào)源 庫analogLib中的： vdc gnd vpulse vpwl 測試電路 vin信號(hào)源（vpwl） 修改完電路圖后要記得保存 （check and save）！ 仿真庫的設(shè)定 直流掃描 點(diǎn)擊想查看的線， 不要點(diǎn)器件上的 紅點(diǎn)。按Esc Set Valid Layers是灰色也可以點(diǎn) 常用層NW dg、ACT dg、TGO dg、 GATE dg、NPLUS dg、PPLUS dg、 M14 dg、M14_TEXT dg。 上面的是PCH3 下面的是NCH3 選中M1層，將兩個(gè) M

15、OS管一側(cè)的有源區(qū) 連起來。 畫方塊快捷鍵r 拉伸快捷鍵s 移動(dòng)快捷鍵m 復(fù)制c 切割C（shift+c） 將兩個(gè)管子的柵連起來 放置M1到GATE的接觸孔 快捷鍵o 放完接觸孔之后用一個(gè)大的NW框把二者的NW連接起來 P襯底接觸 用M1將MOS管 的有源區(qū)和襯底 接觸連起來 存放運(yùn)行結(jié)果的目錄 點(diǎn)擊錯(cuò)誤序號(hào)可以在版 圖上高亮顯示 修改后再檢查，直到?jīng)]有錯(cuò)誤為止 如果有DENSITY、最小M1面積問題暫時(shí)不用處 理 添加Lable，與原理圖中的Pin要完全吻合 使用M14_TEXT層，可以修改大小和字 體。中心點(diǎn)處（放置后顯示+）表示Lable 的位置。 添加所有的Lable 不要忘了vdd和

16、gnd 當(dāng)版圖較大時(shí)，做LVS可能會(huì)出現(xiàn)很多的錯(cuò) 誤，不要傷心，有可能是幾個(gè)很小的錯(cuò)誤 就導(dǎo)致軟件報(bào)出很多錯(cuò)誤，先解決容易的 問題往往會(huì)導(dǎo)致報(bào)錯(cuò)的大幅減少。 到目前位置，版圖工作完成了一個(gè)階段。 但是即使版圖沒有違反規(guī)則，也通過了LVS， 如果畫的不合理也會(huì)導(dǎo)致系統(tǒng)最后性能的 下降。因此需要進(jìn)行參數(shù)的提取以及后仿。 生成calibreview 格式可以產(chǎn)生類似 schematic的cell， 仿真比較方便，適 合比較小的版圖 選擇 提取 的參 數(shù) 根據(jù)提取的 參數(shù)生成 calibreview 如果版圖很大，那么生成calibreview需要 很長的時(shí)間。彈出下面的窗口才代表 calibre生成

17、完畢。 測試電路仍舊使用之 前的inverter_test 創(chuàng)建層級(jí)配置cell 使用spectre模板 右鍵點(diǎn)擊 inverter的 viewfound， 選擇剛才生成 的calibre_all 改完后記得保 存 通過config打開原理圖，不要直接打開 schematic！ 此時(shí)選擇反相器按shift+e進(jìn)入下一層應(yīng)該 提示默認(rèn)進(jìn)入calibre_all 接下來的仿真過程和前仿一樣，不再講述。 與非門 開關(guān) D觸發(fā)器，測試D觸發(fā)器的建立時(shí)間 方案一 方案二 需要三輸入與非門 原理圖： 插入i、屬性q、移動(dòng)m、復(fù)制c、畫線w、 線名l、端口p、放大、縮小、聚焦f、下 一層shift+e、上一層ctrl+e 版圖： 插入i、屬性q、移動(dòng)m、復(fù)制c、方塊r、 拉伸s、切割shift+c、端口l、放大 shift+z、縮小ctrl+z、聚焦f、下一層 shift+x、上一層shift+b 世界主流EDA公司：Cadence，Synopsys， Mentor。 Cadence公司和Synopsys公司都提供全套的IC