各大公司電子類招聘題目

1、各大公司電子類招聘題目精選模擬電路1、基爾霍夫定理的容是什么？（仕蘭微電子）2、平板電容公式 （C=S/4kd） 。（未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知）6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子）7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知）8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)

2、償，并畫補(bǔ)償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和 Y- ，求共模分量和差模分量。（未知）11、畫差放的兩個(gè)輸入管。（凹凸）12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的 運(yùn)放電路。（仕蘭微電子）13、用運(yùn)算放大器組成一個(gè) 10 倍的放大器。（未知）14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn) 的 rise/fall 時(shí)間。 （Infineon 筆試試題 ）15、電阻 R 和電容 C

3、串聯(lián)，輸入電壓為 R和 C之間的電壓，輸出電壓分別為 C上電壓和 R 上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通 濾 波器。當(dāng) RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件）17、有一時(shí)域信號(hào) S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90） ，當(dāng)其通過低通、 帶通、高通濾波器后的信號(hào)表示方式。（未知）18、選擇電阻時(shí)要考慮什么？（東信筆試題）19、在 CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P 管還是 N 管

4、，為什么？（仕蘭微電子）20、給出多個(gè) mos管組成的電路求 5 個(gè)點(diǎn)的電壓。 （Infineon 筆試試題 ）21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。（仕蘭微電子）22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）23、史密斯特電路，求回差電壓。（華為面試題）24 、晶體振蕩器，好像是給出振蕩頻率讓你求周期 （ 應(yīng)該是單片機(jī)的， 12 分之一周 期） （華為面試題）25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子）26、VCO是什么，什么參數(shù) （ 壓控振蕩器 ?） （華為面試題）27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子

5、）28、鎖相環(huán)電路組成，振蕩器（比如用D 觸發(fā)器如何搭）。（未知）29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知）30、如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。31、一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng)，傳輸時(shí)間為 T），畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知）33、DAC和 ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子）34、A/D 電路組成、工作原理。（未知）35、實(shí)際工作所需要的一些技術(shù)知識(shí)（面試容易問到 ） 。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等，一般

6、會(huì)針對(duì)簡(jiǎn)歷上你所寫做過的東西具體問，肯 定會(huì)問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就 不一樣了，不好說什么了。（未知）數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。3、什么是 線與 邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門來實(shí)現(xiàn)，由于不用 oc 門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是 Setup 和 Hol

7、dup 時(shí)間？（漢王筆試）5、setup 和 holdup 時(shí)間，區(qū)別 . （南山之橋）6、解釋 setup time 和 hold time 的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知）7、解釋 setup 和 hold time violation ，畫圖說明，并說明解決辦法。（威盛 VIA 2003.11.06 筆試試題）Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸 發(fā) 器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如 上 升 沿 有 效 ） T 時(shí) 間 到 達(dá) 芯 片 ， 這 個(gè) T 就 是 建 立 時(shí) 間 -Se

8、tup time. 如 不 滿 足 setup time ，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才 能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí) 間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間 （Setup Time） 和保持時(shí)間（ Hold time ）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如 果不滿足 建立和保持時(shí)間的話，那么 DFF 將不能正確地 采樣到數(shù)據(jù)，將會(huì)出 現(xiàn) metastability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)

9、前后持續(xù)的時(shí)間均超過建立和保持時(shí) 間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。（仕蘭）9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致 叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決 方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平？ TTL 與 COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平： 12V，5V，3.3V；TTL 和 CMOS不可以直接互連，由

10、于 TTL 是在 0.3-3.6V 之 間，而 CMOS則是有在 12V 的有在 5V 的。 CMOS輸出接到 TTL 是可以直接互連。 TTL 接到 CMOS需要在輸出端口加一上拉電阻接到5V 或者 12V。11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之

11、橋）13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域。（南山之橋）15、給了 reg 的 setup ， hold 時(shí)間，求中間組合邏輯的 delay 圍。（飛利浦大唐筆試） Delayq ，還有 clock 的 delay ，寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛 VIA 2003.11.06 筆試試題）18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 筆試試題）19、一個(gè)四級(jí)的 Mux，其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善 timing 。（威盛 VIA2003.11.06 筆試試題）20、給出一個(gè)門級(jí)的圖，又給

12、了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知）22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06 筆試試題）23、化簡(jiǎn)F（A，B，C，D)=m（1，3，4，5，10，11，12，13，14，15） 的和。（威盛）24、please showtheCMOS inverterschmaticlayoutand itscrosssectionwithP-well process.Plotitstransfer curve (Vout-Vin)

13、 Andalso explain theoperationregionofPMOS and NMOS foreach segmentof thetransfercurve?（威盛筆試題circuitdesign-beijing-03.11.09）25 、To design aCMOS invertorwithbalance riseand falltimepleasedefinethe ration ofchannel width ofPMOSand NMOS andexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P 管的寬長(zhǎng)比要比 N管的寬長(zhǎng)比大？（仕蘭微電子）27、用 mos管搭出一個(gè)二輸入

14、與非門。（揚(yáng)智電子筆試）28 、 please draw the transistor level schematic of a cmos 2 input AND ga te andexplain which input has faster response for output rising edge.（less delaytime） 。（威盛筆試題 circuit design-beijing-03.11.09 ）29、畫出 NOT， NAND，NOR的符號(hào)，真值表，還有 transistor level 的電路。（ Infineon 筆試）30、畫出 CMOS的圖，畫出 tow-to-

15、one mux gate 。（威盛 VIA 2003.11.06 筆試試 題）31、用一個(gè)二選一 mux和一個(gè) inv 實(shí)現(xiàn)異或。（飛利浦大唐筆試）32、畫出 Y=A*B+C的 cmos 電路圖。（科廣試題）33、用邏輯們和 cmos電路實(shí)現(xiàn) ab+cd 。（飛利浦大唐筆試）34、畫出 CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C（D+E）。（仕蘭微電子）35、利用 4 選 1 實(shí)現(xiàn) F（x ，y， z）= xz+yz。（未知）36、給一個(gè)表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx 用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化 簡(jiǎn)）。37、給出一個(gè)簡(jiǎn)單的由多個(gè) NOT，NAND， NO

16、R組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。 （ Infineon 筆試）38、為了實(shí)現(xiàn)邏輯（ A XOR B）OR （ C AND D），請(qǐng)選用以下邏輯中的一種，并說明 為 什 么 ？ 1 ） INV 2 ） AND3 ） OR4 ） NAND 5 ） NOR6 ）XOR 答案： NAND（未知）39、用與非門等設(shè)計(jì)全加法器。（華為）40、給出兩個(gè)門電路讓你分析異同。（華為）41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng) A 為輸入時(shí)，輸出 B 波形為（仕蘭微電子）42、A，B，C，D， E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果 A， B，C，D，E中 1的個(gè)數(shù)比 0多，那么 F輸出為 1，否則 F為 0），

17、用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。（未 知）43、用波形表示 D 觸發(fā)器的功能。（揚(yáng)智電子筆試）44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、用邏輯們畫出 D觸發(fā)器。（威盛 VIA 2003.11.06 筆試試題）46、畫出 DFF的結(jié)構(gòu)圖，用 verilog 實(shí)現(xiàn)之。（威盛）47、畫出一種 CMOS的 D 鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器和 D 鎖存器的區(qū)別。（新太硬件面試）49、簡(jiǎn)述 latch 和 filp-flop 的異同。（未知）50、LATCH和 DFF的概念和區(qū)別。（未知）51、latch 與 register 的區(qū)別，為什么現(xiàn)在多用 register.

18、 行為級(jí)描述中 latch 如何產(chǎn)生 的。（南山之橋）52、用 D觸發(fā)器做個(gè)二分顰的電路 . 又問什么是狀態(tài)圖。（華為）53、請(qǐng)畫出用 D觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路？（漢王筆試）54、怎樣用 D 觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55 、 How many flipflop circuitsare needed to divide by 16? （Intel）16 分頻？56、用 filp-flop和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 current-stage ，輸出 carryout 和 next-stage. （未知）57、用 D觸發(fā)

19、器做個(gè) 4 進(jìn)制的計(jì)數(shù)。（華為）58、實(shí)現(xiàn) N位 Johnson Counter ， N=5。（南山之橋）59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器， 15 進(jìn)制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL ，如設(shè)計(jì)計(jì)數(shù)器。（未知）61、BLOCKING NONBLOCKING賦 值的區(qū)別。（南山之橋）62、寫異步 D 觸發(fā)器的 verilogmodule 。（揚(yáng)智電子筆試）moduledff8(clk ，reset ，d， q);inputclk;inputreset;input7:0 d;output7:0 q;reg7:0 q;always(

20、posedgeclk orposedge reset)if(reset)q = 0; elseq = d;endmodule63、用 D 觸發(fā)器實(shí)現(xiàn)2 倍分頻的Verilog描述？（漢王筆試）module divide2(clk ，clk_o ，reset);inputclk ，reset;outputclk_o;wire in;regout ;always (posedgeclk orposedgereset)if (reset)out= 0;elseout= in;assign in =out;assign clk_o = out; endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越

21、來越重要，請(qǐng)問：a） 你所知道的可編程邏輯器件有哪些？ b） 試用 VHDL或 VERILOG、ABLE描述 8位 D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD， FPGA。module dff8(clk ， input inputinput d; output q;reg q;always (posedge if(reset) q = 0; elsereset ， d， q); clk;reset;clk or posedge reset)q = d;endmodule65、請(qǐng)用 HDL描述四位的全加法器、 5 分頻電路。（仕蘭微電子）66、用 VERILOG或 VHDL寫一段代碼，

22、實(shí)現(xiàn) 10 進(jìn)制計(jì)數(shù)器。（未知）67、用 VERILOG或 VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè) glitch 。（未知）68、一個(gè)狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 的）。（威盛 VIA 2003.11.06 筆試試題）69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受 1，2，5 分錢的賣報(bào)機(jī)，每份報(bào)紙 5分錢。（揚(yáng)智電子筆試）71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。（ 1）畫出 fsm（有限狀態(tài)機(jī)）；（ 2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì) 的要求。（未知）72、設(shè)計(jì)一

23、個(gè)自動(dòng)飲料售賣機(jī)，飲料10 分錢，硬幣有 5 分和 10 分兩種，并考慮找零：（ 1）畫出 fsm（有限狀態(tài)機(jī)）；（ 2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì)的要求； （3）設(shè)計(jì) 。工程中可使用的工具及設(shè)計(jì)大致過程。（未知）73、畫出可以檢測(cè) 10010 串的狀態(tài)圖，并 verilog 實(shí)現(xiàn)之。（威盛）74、用 FSM實(shí)現(xiàn) 101101 的序列檢測(cè)模塊。（南山之橋）a 為輸入端， b 為輸出端，如果 a 連續(xù)輸入為 1101 則 b 輸出為 1，否則為 0 。 例如 a： 00110 ； b： 00000請(qǐng)畫出 state machine ；請(qǐng)用 RTL描述其 state ma

24、chine 。（未知）75、用 verilog/vddl 檢測(cè) stream 中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大 唐筆試）76、用 verilog/vhdl 寫一個(gè) fifo 控制器 （ 包括空，滿，半滿信號(hào) ） 。（飛利浦大唐筆 試）77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx ，其中， x為 4 位二進(jìn)制整數(shù)輸入信號(hào)。 y 為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為 35v 假 設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（仕蘭 微 電子）78、sram， falsh memory，及 dram 的區(qū)別？（新太硬件面

25、試）79、給出單管 DRAM的原理圖 （ 西電版數(shù)字電子技術(shù)基礎(chǔ)作者頌華、毛官 205 頁圖 9 14b） ，問你有什么辦法提高 refresh time ，總共有 5 個(gè)問題，記不起來了。（降低溫 度，增大電容存儲(chǔ)容量）（ Infineon 筆試）80 、 Please draw schematic of a common SRAM cell with 6 transistors ， point outwhich nodes can store data and which node is word line control?（威盛筆試題circuit design-beijing-03.1

26、1.09 ） 81、名詞 :sram ， ssram， sdram 名詞 IRQ，BIOS， USB， VHDL，SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate壓控振蕩器的英文縮寫 （VCO）。 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫 （DRAM）。名詞解釋，無聊的外文縮寫罷了，比如PCI、 ECC、 DDR、 interrupt 、 pipeline 、IRQ，

27、 BIOS， USB， VHDL， VLSI VCO（壓 控振蕩器） RAM （ 動(dòng)態(tài)隨機(jī)存 儲(chǔ)器） ， FIR IIR DFT（離散傅立葉變換 ）或者是中文的，比如： a.量化誤差b. 直方圖 c.白平衡IC 設(shè) 計(jì) 基 礎(chǔ) （ 流 程、工藝、版圖、器件）1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路 相關(guān)的容（如講清楚模擬、數(shù)字、雙極型、CMO、S MCU、RISC、CISC、DSP、ASIC、 FPGA等的概念）。（仕蘭微面試題目）2、FPGA和 ASIC 的概念，他們的區(qū)別。（未知） 答案： FPGA是可編程 ASIC。 ASIC:專用集成電路，它是面向

28、專門用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一 個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它 ASIC（Application Specific IC） 相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè) 計(jì) 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)3、什么叫做 OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）6、簡(jiǎn)述 FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目）7、IC 設(shè)計(jì)前端到后端的流程和

29、eda 工具。（未知）8、從 RTL synthesis 到 tape out 之間的設(shè)計(jì) flow ，并列出其中各步使用的 tool. （未 知）9 、 Asic 的 design flow 。（威盛 VIA 2003.11.06 筆試試題）10、寫出 asic 前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛）11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試） 先介紹下 IC 開發(fā)流程：1. ）代碼輸入（ design input） 用 vhdl 或者是 verilog 語言來完成器件的功能描述，生成 hdl 代碼 語言輸入工具： SUMMIT VISUALHDLMENTOR RENIOR 圖

30、形輸入 : composer（cadence）;viewlogic （viewdraw）2. ）電路仿真（ circuit simulation） 將 vhd 代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具：Verolog ： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模擬電路仿真工具：*ANTI HSpice pspice ， spectre micro microwave: eesoft : hp3. ）邏輯綜合（ syn

31、thesis tools） 邏輯綜合工具可以將設(shè)計(jì)思想 vhd 代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真 中所沒有考慮的門沿（ gates delay ）反標(biāo)到生成的門級(jí)網(wǎng)表中，返回電路仿真階段進(jìn)行 再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目）13、是否接觸過自動(dòng)布局布線？請(qǐng)說出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元 素？（仕蘭微面試題目）14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）15、列舉幾種集成電路典型工藝。工藝上常提到0.25 ，0.18 指的是什么？（仕蘭微面試題目）16、請(qǐng)描述一下國的工藝現(xiàn)狀。（仕蘭微面試

32、題目）17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）18、描述 CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）19、解釋 latch-up 現(xiàn)象和 Antenna effect 和其預(yù)防措施 . （未知）20、什么叫 Latchup? （科廣試題）21、什么叫窄溝效應(yīng) ? （科廣試題）22、什么是 NMO、S PMO、S CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、 NPN？他們有什么差別？（仕蘭微面試題目）23、硅柵 COMS工藝中 N阱中做的是 P管還是 N 管， N阱的阱電位的連接有什么要求？（仕 蘭微 面試題目）24、畫出 CMOS晶體管的 CROSS-O

33、VER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和 轉(zhuǎn) 移特性。（ Infineon 筆試試題）25、以 interver 為例，寫出 N 阱 CMOS的 process 流程，并畫出剖面圖。（科廣試題）26 、 Please explain how we describe the resistance in semiconductor. Compar ethe resistance of a metal ， poly and diffusion in tranditional CMOS process. （威 盛筆試題 circuit design-beijing-03.11.09 ）27

34、、說明 mos一半工作在什么區(qū)。（凹凸的題目和面試）28、畫 p-bulk 的 nmos 截面圖。（凹凸的題目和面試）29、寫 schematic note （？）， 越多越好。（凹凸的題目和面試）30、寄生效應(yīng)在 ic 設(shè)計(jì)中怎樣加以克服和利用。（未知）31、太底層的 MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢?，?式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。 IC 設(shè)計(jì)的話需要熟悉的軟件 : Cadence， Synopsys ， Avant ， UNIX當(dāng)然也要大概會(huì)操作。32、unix 命令 cp -r ， rm， uname。（揚(yáng)智電子筆試）單片機(jī)、 MCU、計(jì)算機(jī)

35、原理1、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流 流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目）2、畫出 8031 與 2716（ 2K*8ROM）的連線圖，要求采用三 -八譯碼器， 8031 的 P2.5 ，P2.4 和P2.3 參加譯碼，基本地址圍為 3000H-3FFFH。該 2716 有沒有重疊地址？根據(jù)是什么？若 有，則寫出每片 2716 的重疊地址圍。（仕蘭微面試題目）3、用 8051 設(shè)計(jì)一個(gè)帶一個(gè) 8*16 鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽）的原理圖。（仕蘭微面試題目）4、PCI 總線的含義是什么？ PCI 總線的主要特點(diǎn)是什么？ （仕蘭微面

36、試題目）5、中斷的概念？簡(jiǎn)述中斷的過程。（仕蘭微面試題目）6、如單片機(jī)中斷幾個(gè) / 類型，編中斷程序注意什么問題；（未知）7、要用一個(gè)開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8051 完成。簡(jiǎn)單原理如下：由 P3.4 輸出脈沖的占空比來控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由K7-K0 八個(gè)開關(guān)來設(shè)置，直接與 P1口相連（開關(guān)撥到下方時(shí)為 0 ，撥到上方時(shí)為 1 ，組成一個(gè)八 位二進(jìn)制數(shù) N），要求占空比為 N/256 。 （仕蘭微面試題目）下面程序用計(jì)數(shù)法來實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。MOV P1， #0FFHLOOP1 ： MOV R4， #0FFHMOV R3， #00HL

37、OOP2 ：MOV A， P1SUBB A， R3JNZ SKP1SKP1： MOV C， 70HMOV P3.4 ，CACALL DELAY ：此延時(shí)子程序略AJMP LOOP1 8、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？（東信筆試題） 9、 What is PC Chipset? （揚(yáng)智電子筆試） 芯片組（ Chipset ）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為 北橋芯片和南橋芯片。北橋芯片提供對(duì) ISA/PCI/AGP 插槽、 ECC 糾錯(cuò)等支持。 時(shí) 鐘控制器）、 USB（通用串行總線）、 能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（ 除了最通

38、用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展， 8xx 系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如 直 接接入主芯片，能夠提供比 PCI 總線寬一倍的帶寬，達(dá)到了10、如果簡(jiǎn)歷上還說做過 cpu 之類，就會(huì)問到諸如 題。 （未知） 11、計(jì)算機(jī)的基本組成部分及其各自的作用。（東信筆試題） 12、請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接 口、所存器 / 緩沖器）。 （漢王筆試）13、 cache 的主要部分什么的。（威盛 VIA 2003.11.06 筆試試題） 14、同步異步傳輸?shù)牟町悾ㄎ粗?15、串行通信與同步通信異同，特點(diǎn)，比較。（華為

39、面試題）16、 RS232c高電平脈沖對(duì)應(yīng)的 TTL邏輯是?（負(fù)邏輯 ?） （華為面試題）信號(hào)與系統(tǒng)CPU的類型和主頻、存的類型和最大容量、南橋芯片則提供對(duì)KBC（鍵盤控制器）、Ultra DMA/33(66)EIDE 數(shù)據(jù)傳輸方式和HostIDE 接口、音效、RTC（實(shí)時(shí)ACPI(高級(jí) Bridge )。Intel 的MODEM和 USB266MB/s。cpu 如何工作，流水線之類的問1、的話音頻率一般為 3003400HZ，若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為 多大？若采用 8KHZ的采樣頻率，并采用 8bit 的 PCM編碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有 多大？（仕蘭微面試題目）

40、2、什么耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)。（華為面試題）3、如果模擬信號(hào)的帶寬為5khz ，要用 8K 的采樣率，怎么辦？ （lucent） 兩路？4、信號(hào)與系統(tǒng) : 在時(shí)域與頻域關(guān)系。（華為面試題）5、給出時(shí)域信號(hào)，求其直流分量。（未知）6、給出一時(shí)域信號(hào)，要求（ 1）寫出頻率分量，（ 2）寫出其傅立葉變換級(jí)數(shù)；（ 3）當(dāng)波 形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫出濾波后的輸出波形。（未知）7、sketch 連續(xù)正弦信號(hào)和連續(xù)矩形波 （ 都有圖 ） 的傅立葉變換 。（ Infineon 筆試試 題）8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。（新太硬件面題）DSP、嵌入式、軟

41、件等1、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)處理系統(tǒng)，并做簡(jiǎn)要的分析；如果沒有， 也可以自己設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字信號(hào)處理系統(tǒng)，并描述其功能及用途。（仕蘭微面試題 目）2、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。（仕蘭微面試題目）3、IIR ， FIR 濾波器的異同。（新太硬件面題）4、拉氏變換與 Z 變換公式等類似東西，隨便翻翻書把如 .h（n）=-a*h（n- 1）+b* （n）a.求h（n） 的 z 變換； b. 問該系統(tǒng)是否為穩(wěn)定系統(tǒng)； c. 寫出 FIR 數(shù)字濾波器的差分方程；（未知）5、DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉的一種DSP結(jié)構(gòu)圖。（信威dsp 軟件面試題）6、說說定

42、點(diǎn) DSP和浮點(diǎn) DSP的定義（或者說出他們的區(qū)別）（信威dsp 軟件面試題）7、說說你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫? （信威 dsp 軟件面試題）8、請(qǐng)寫出【 8， 7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表示出 0.5 和 0.5. （信威dsp 軟件面試題）9、DSP的結(jié)構(gòu)（哈佛結(jié)構(gòu)）；（未知）10、嵌入式處理器類型 （ 如 ARM，） 操作系統(tǒng)種類（ Vxworks ， ucos ， winCE， linux ），操作 系統(tǒng)方面偏 CS方向了，在 CS篇里面講了；（未知）11、有一個(gè) LDO芯片將用于對(duì)手機(jī)供電，需要你對(duì)他進(jìn)行評(píng)估，你將如何設(shè)計(jì)你的測(cè)試項(xiàng) 目？12、某程序在一個(gè)嵌入式

43、系統(tǒng)（ 200M CPU， 50M SDRAM）中已經(jīng)最優(yōu)化了，換到零一個(gè)系 統(tǒng)（ 300M CPU， 50M SDRAM）中是否還需要優(yōu)化？（ Intel ）13、請(qǐng)簡(jiǎn)要描述 HUFFMAN編碼的基本原理及其基本的實(shí)現(xiàn)方法。（仕蘭微面試題目）14、說出 OSI 七層網(wǎng)絡(luò)協(xié)議中的四層（任意四層）。（仕蘭微面試題目）15、A）（仕蘭微面試題目） i ncludevoid testf（int*p）*p+=1;main（）int *n ， m2;n=m;m0=1;m1=8;testf（n）;printf（Data value is %d ， *n）;B） i ncludevoid testf（int

44、*p）*p+=1;main（）int*n ， m2;n=m;m0=1;m1=8;testf（&n）;printf（Data value is %d， *n）; 下面的結(jié)果是程序 A 還是程序 B 的？Data value is 8 那么另一段程序的結(jié)果是什么？16、那種排序方法最快 ? （華為面試題）17、寫出兩個(gè)排序算法，問哪個(gè)好？（威盛）18、編一個(gè)簡(jiǎn)單的求 n! 的程序 。（ Infineon 筆試試題）19、用一種編程語言寫 n! 的算法。（威盛 VIA 2003.11.06 筆試試題）20、用 C 語言寫一個(gè)遞歸算法求 N！；（華為面試題）21、給一個(gè) C 的函數(shù)，關(guān)于字符串和數(shù)組，

45、找出錯(cuò)誤；（華為面試題）22、防火墻是怎么實(shí)現(xiàn)的？（華為面試題）23、你對(duì)哪方面編程熟悉？（華為面試題）24、冒泡排序的原理。（新太硬件面題）25、操作系統(tǒng)的功能。（新太硬件面題）26、學(xué)過的計(jì)算機(jī)語言及開發(fā)的系統(tǒng)。（新太硬件面題）27、一個(gè)農(nóng)夫發(fā)現(xiàn)圍成正方形的圍欄比長(zhǎng)方形的節(jié)省4 個(gè)木樁但是面積一樣 . 羊的數(shù)目和正方形圍欄的樁子的個(gè)數(shù)一樣但是小于36，問有多少羊？（威盛）28、C語言實(shí)現(xiàn)統(tǒng)計(jì)某個(gè) cell 在某 .v 文件調(diào)用的次數(shù) （這個(gè)題目真 bt） （威盛 VIA 2003.11.06 筆試試題）29、用 C語言寫一段控制手機(jī)中馬達(dá)振子的驅(qū)動(dòng)程序。（威勝 ）30、用 perl 或 T

46、CL/Tk 實(shí)現(xiàn)一段字符串識(shí)別和比較的程序。（未知）31、給出一個(gè)堆棧的結(jié)構(gòu)，求中斷后顯示結(jié)果，主要是考堆棧壓入返回地址存放在低端地 址還是高端。（未知）32、一些 DOS命令，如顯示文件，拷貝，刪除。（未知） 33、設(shè)計(jì)一個(gè)類，使得該類任何形式的派生類無論怎么定義和實(shí)現(xiàn)，都無法產(chǎn)生任何對(duì)象 實(shí)例。（ IBM）34、What is pre-emption? （Intel）35 、 What is the state of a process if a resource is not available? （In tel）36 、 三 個(gè) float a ， b ， c; 問 值 （ a+b ）

47、 +c=（b+a）+c ， （a+b）+c=（a+c）+b 。 （Intel）37、把一個(gè)鏈表反向填空。（lucent）38、 x4+a*x3+x2+c*x+d最少需要做幾次乘法？ （Dephi）主觀題1、你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)？（仕蘭微面試題目）2、說出你的最大弱點(diǎn)及改進(jìn)方法。（威盛VIA 2003.11.06 筆試試題）3、說出你的理想。說出你想達(dá)到的目標(biāo)。 題目是英文出的，要用英文回答。（威盛 VIA 2003.11.06 筆試試題）4、我們將研發(fā)人員分為若干研究方向，對(duì)協(xié)議和算法理解（主要應(yīng)用在網(wǎng)絡(luò)通信、圖象 語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、 DSP編程實(shí)現(xiàn)電路功

48、能、用 ASIC 設(shè)計(jì)技術(shù) 設(shè)計(jì)電路（包括 MCU、 DSP 本身）、電路功能模塊設(shè)計(jì)（包括模擬電路和數(shù)字電路）、 集成 電路后端設(shè)計(jì)（主要是指綜合及自動(dòng)布局布線技術(shù)）、集成電路設(shè)計(jì)與工藝接口的研 究。你希望從事哪方面的研究？（可以選擇多個(gè)方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以 詳細(xì)描述你的研發(fā)經(jīng)歷）。（仕蘭微面試題目）5、請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。針對(duì)這個(gè)思路，你覺得應(yīng)該具備哪些方面的知 識(shí)？（仕蘭微面試題目）6、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如 PROTE）L 進(jìn)行設(shè)計(jì)（包括 原理圖和 PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？電源的穩(wěn)定，

49、電 容的選取，以及布局的大小。（漢王筆試）共同的注意點(diǎn)1. 一般情況下，面試官主要根據(jù)你的簡(jiǎn)歷提問，所以一定要對(duì)自己負(fù)責(zé)，把簡(jiǎn)歷上的東西 搞明白；2. 個(gè)別招聘針對(duì)性特別強(qiáng)，就招目前他們確的方向的人，這種情況下，就要投其所好，盡 量介紹其所關(guān)心的東西。3. 其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺得有些難。所以最好在面試前 把該看的書看看。4. 雖然說技術(shù)面試是實(shí)力的較量與體現(xiàn)，但是不可否認(rèn)，由于不用面試官 / 公司所專領(lǐng)域 及愛好不同，也有面試也有很大的偶然性，需要冷靜對(duì)待。不能因?yàn)楸痪?，就否認(rèn)自己或 責(zé)罵公司。5. 面試時(shí)要 take it easy ，對(duì)越是自己鐘情的公司越要這

50、樣。用基本元件設(shè)計(jì)一個(gè) 101110 循環(huán)序列的發(fā)生器最簡(jiǎn)單 RC網(wǎng)絡(luò)的輸入脈沖，那么輸出的電壓波形是什么（高通那種樣子的電路） 設(shè)計(jì)指定用途的濾波器用基本元件搭建一個(gè) 4 路選擇器 用 2 個(gè) 3-8 譯碼器組成 1 個(gè) 4-16 譯碼器FPGA里為什么要有全局時(shí)鐘OC門是什么，線與還是線或 理想功放的電路，寫出輸入輸出關(guān)系 用基本元件設(shè)計(jì)一個(gè)檢測(cè) 1011 序列的電路TTL電平問題 香農(nóng)定理 基本 NPN放大器，工作點(diǎn)位置的不同造成不同類型的失真 各種基本觸發(fā)器的表達(dá)式和行為模型，他們都是怎么組成的 競(jìng)爭(zhēng)冒險(xiǎn)是什么，怎么避免 銅皮厚度與線寬和最大通過電流的關(guān)系 真值表和邏輯表達(dá)式 給出時(shí)序

51、電路圖，寫出狀態(tài)方程和輸出方程，并判斷電路的用途 虛函數(shù)是什么，有什么用 二叉樹遍歷的方法2 輸入 CMOS與非門和或非門哪個(gè)快 多時(shí)鐘域設(shè)計(jì)下，從快時(shí)鐘域到慢時(shí)鐘域和從慢時(shí)鐘域到快時(shí)鐘域分別如何處理 hold time 、 setup time 和 jitter 分別是什么，用圖型表示 cycle-based 和 event-based 仿真有何不同10101 檢測(cè)，寫出狀態(tài)轉(zhuǎn)移圖和 RTL，并說明還有什么方法可以實(shí)現(xiàn)該檢測(cè) ASIC的前端工具都有什么MOS的二輸入或非門（與非門）用 MUX4搭建邏輯 xz+yzlatch 和 flip-flop 的異同CPLD中最SRAM、DRAM、FLA

52、SH的異同 簡(jiǎn)述一個(gè)你熟悉的總線結(jié)構(gòu) 流水線技術(shù)需要耗費(fèi)更多的寄存器資源，并會(huì)引起輸出延遲，為什么有人認(rèn)為在 好不要用該技術(shù)，而在 FPGA中則可以。RTL一個(gè) FIFO士蘭微電子網(wǎng)上筆試試題說明：1、筆試共分兩部分：第一部分為基礎(chǔ)篇（必答題）；第二部分為專業(yè) 篇（選答題）。2、應(yīng)聘芯片設(shè)計(jì)崗位的同學(xué)請(qǐng)以書面形式回答問題并附簡(jiǎn)歷參加應(yīng)聘面試。3、如不能參加現(xiàn)場(chǎng)招聘的同學(xué)，請(qǐng)將簡(jiǎn)歷和答卷郵寄或發(fā)的形式 （請(qǐng)注明應(yīng)聘標(biāo)題）給我們，以便我們對(duì)您作出客觀、全面的評(píng)價(jià)。 第一部分 : 基礎(chǔ)篇（該部分共有試題 8題, 為必答題，每位應(yīng)聘者按自己對(duì)問題的理解去回答， 盡可能多回答你所知道的容。若不清楚就寫不

53、清楚）。1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一 些與集成電路相關(guān)的容（如講清楚模擬、數(shù)字、雙極型、CMO、S MCU、RISC、CISC、DSP、ASIC、 FPGA等的概念）。2、你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)？3、基爾霍夫定理的容是什么？4、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。5、描述你對(duì)集成電路工藝的認(rèn)識(shí)。6、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？7、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。8、我們將研發(fā)人員分為若干研究方向，對(duì)協(xié)議和算法理解（主要應(yīng)用在 網(wǎng)絡(luò)通信、圖象語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、 DSP編程實(shí)現(xiàn)電路功能、用 ASIC 設(shè)計(jì)技術(shù)設(shè)計(jì)電路（包括

54、 MCU、DSP本身）、電路功能 模塊設(shè)計(jì)（包括模擬電路和數(shù)字電路）、集成電路后端設(shè)計(jì)（主要是指綜 合及自動(dòng)布局布線技術(shù)）、集成電路設(shè)計(jì)與工藝接口的研究。你希望從事 哪方面的研究？（可以選擇多個(gè)方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員 可以詳細(xì)描述你的研發(fā)經(jīng)歷）。第二部分：專業(yè)篇（根據(jù)你選擇的方向回答以下你認(rèn)為相關(guān)的專業(yè)篇的問題。一般情況下你 只需要回答五道題以上，但請(qǐng)盡可能多回答你所知道的，以便我們了解你 的知識(shí)結(jié)構(gòu)及技術(shù)特點(diǎn)。）1、請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。針對(duì)這個(gè)思路，你覺得應(yīng)該具備 哪些方面的知識(shí)？2、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx其中， x

55、為 4 位二進(jìn)制整數(shù)輸入信號(hào)。y 為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為 35v 假設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的 設(shè)計(jì)全程。3、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流 流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。4、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)處理系統(tǒng)，并做簡(jiǎn)要的分析； 如果沒有，也可以自己設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字信號(hào)處理系統(tǒng)，并描述其功能及 用途。5、畫出 8031 與 2716（2K*8ROM）的連線圖，要求采用三 -八譯碼器， 8031 的 P2.5,P2.4 和 P2.3 參加譯碼，基本地址圍為 3000H-3FFFH