電子科技大學(xué) eda 基于Verilog HDL語言的ISE設(shè)計流程

1、數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于基于Verilog HDL語言的語言的ISE設(shè)計流程設(shè)計流程 -啟動ISE13.2軟件 點擊此處點擊此處 方法方法1：在開始菜單下找到：在開始菜單下找到ISE的啟動圖標(biāo)的啟動圖標(biāo) 方法方法2：在桌面上找到：在桌面上找到ISE圖標(biāo)，點擊該圖標(biāo)啟動圖標(biāo)，點擊該圖標(biāo)啟動ISE13.2軟件軟件 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -新建工程新建工程 點擊點擊New Project 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -新建工程新建工程 輸入工程名字：輸入工程名字：counter

2、工程所在的目錄工程所在的目錄 點擊點擊“Next”按紐按紐 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -新建工程新建工程 產(chǎn)品范圍產(chǎn)品范圍(product category) 芯片的系列芯片的系列(Family)(Family) 具體的芯片型號具體的芯片型號(Device) 封裝類型（封裝類型（Package） 速度信息（速度信息（speed） 綜合工具（綜合工具（Synthesis Tool) 仿真工具（仿真工具（Simulator） 喜歡的語言（喜歡的語言（Verilog HDL/Verilog） 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技

3、術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -創(chuàng)建一個新工程創(chuàng)建一個新工程 點擊點擊“Finish”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -創(chuàng)建一個新工程創(chuàng)建一個新工程 工程名工程名 器件名字器件名字 生成了空的工程框架生成了空的工程框架 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于基于Verilog HDL語言的語言的ISE設(shè)計流程設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件 選中器件名字，點擊鼠標(biāo)右鍵 選中New Source 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)

4、計文件 塊存儲器映像文件塊存儲器映像文件 在線邏輯分析儀在線邏輯分析儀Chipscope定義和連接文件定義和連接文件 實現(xiàn)約束文件實現(xiàn)約束文件 IP生成向?qū)上驅(qū)?存儲器文件存儲器文件 原理圖文件原理圖文件 用戶文檔文件用戶文檔文件 Verilog模塊模板文件模塊模板文件 Verilog測試平臺模板文件測試平臺模板文件 Verilog HDL模塊模模塊模 板文件板文件 Verilog HDL庫模板庫模板 文件文件 Verilog HDL包模板包模板 文件文件 Verilog HDL測試平臺模板測試平臺模板 文件文件 片上系統(tǒng)設(shè)計向?qū)舷到y(tǒng)設(shè)計向?qū)?數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于基于V

5、erilog HDL語言的語言的ISE設(shè)計流程設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件 選擇Verilog HDL Module 輸入”top”作為Verilog HDL模塊的名字 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)計文件 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)計文件 點擊點擊“Next”按鈕按鈕 設(shè)計總結(jié)設(shè)計總結(jié) 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言

6、的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)計文件 生成的生成的top.v文件文件 添加代碼到添加代碼到top.v文件中文件中 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)計文件 此處添加端口聲明語句此處添加端口聲明語句 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -創(chuàng)建一個新的設(shè)計文件創(chuàng)建一個新的設(shè)計文件 4位16進(jìn)制計數(shù)器模塊 下一步對該模塊進(jìn)行綜合 產(chǎn)生計數(shù)器使能信號 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -對該設(shè)

7、計文件進(jìn)行綜合對該設(shè)計文件進(jìn)行綜合 行為級綜合可以自動將系統(tǒng)直接從行為級描述綜行為級綜合可以自動將系統(tǒng)直接從行為級描述綜 合為寄存器傳輸級描述。合為寄存器傳輸級描述。 行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為 寄存器傳輸級描述的數(shù)據(jù)通路。寄存器傳輸級描述的數(shù)據(jù)通路。 行為級綜合工具可以讓設(shè)計者從更加接近系統(tǒng)概行為級綜合工具可以讓設(shè)計者從更加接近系統(tǒng)概 念模型的角度來設(shè)計系統(tǒng)。同時，行為級綜合工具念模型的角度來設(shè)計系統(tǒng)。同時，行為級綜合工具 能讓設(shè)計者對于最終設(shè)計電路的面積、性能、功耗能讓設(shè)計者對于最終設(shè)計電路的面積、性能、功耗 以及可測性進(jìn)行很方便地

8、優(yōu)化。以及可測性進(jìn)行很方便地優(yōu)化。 行為級綜合所需要完成的任務(wù)從廣義上來說可以行為級綜合所需要完成的任務(wù)從廣義上來說可以 分為分配、調(diào)度以及綁定。分為分配、調(diào)度以及綁定。 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -對該設(shè)計文件進(jìn)行綜合對該設(shè)計文件進(jìn)行綜合 在在ISE的主界面的處理子窗口的主界面的處理子窗口 的的synthesis的工具可以完成下的工具可以完成下 面的任務(wù)：面的任務(wù)： 查看RTL原理圖（View RTL schematic） 查看技術(shù)原理圖（View Technology Schematic） 檢查語法（Check Syntax） 產(chǎn)生

9、綜合后仿真模型（ Generate Post-Synthesis Simulation Model）。 選中該選項并將其展開選中該選項并將其展開 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -對該設(shè)計文件進(jìn)行綜合對該設(shè)計文件進(jìn)行綜合 選中top.v文件 鼠標(biāo)雙擊該項 控制臺界面中給出綜合過程的信息 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -對該設(shè)計文件進(jìn)行綜合對該設(shè)計文件進(jìn)行綜合 綜合工具在對設(shè)計的綜合過程中，主要綜合工具在對設(shè)計的綜合過程中，主要 執(zhí)行以下三個步驟：執(zhí)行以下三個步驟： 語法檢查過程，檢查設(shè)計文

10、件語法是否有錯誤；語法檢查過程，檢查設(shè)計文件語法是否有錯誤； 編譯過程，翻譯和優(yōu)化編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具代碼，將其轉(zhuǎn)換為綜合工具 可以識別的元件序列；可以識別的元件序列； 映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目 標(biāo)技術(shù)的基本元件；標(biāo)技術(shù)的基本元件； 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -查看綜合后的結(jié)果查看綜合后的結(jié)果 通過查看綜合后的結(jié)通過查看綜合后的結(jié) 果果 ，你就會清楚地理解到底，你就會清楚地理解到底 什么是綜合？綜合的本質(zhì)特什么是綜合？綜合的本質(zhì)特 征。

11、征。 選中top.v文件 選中選中View Technology Schematic選項，并雙擊該選項選項，并雙擊該選項 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -查看綜合后的結(jié)果查看綜合后的結(jié)果 打開頂層模塊的原理圖 點擊點擊“OK”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -查看綜合后的結(jié)果查看綜合后的結(jié)果 頂層模塊圖，端口頂層模塊圖，端口 鼠標(biāo)雙擊該區(qū)域，打開 底層設(shè)計。 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 - -查看綜合后的結(jié)果查看綜合后的結(jié)果 L

12、UT查找表查找表D觸發(fā)器觸發(fā)器 輸入緩沖區(qū) 輸出緩沖區(qū) 時鐘緩沖區(qū) 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -揭開揭開LUT的秘密的秘密 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 雙擊打開LUT2 雙擊打開LUT3 終于明白了FPGA的LUT 是怎么實現(xiàn)邏輯功能的 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 選中Simulation選項 選中top.Verilog，點擊鼠標(biāo)右鍵 選中New Source 數(shù)字系統(tǒng)數(shù)字系統(tǒng)E

13、DA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 選擇Verilog HDL Module 輸入”test”作為Verilog HDL測試模塊 的名字 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 點擊點擊“Finish”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog

14、 HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 剛才的設(shè)計文件 生成的測試平臺test.v模板文件 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 刪除此段代碼刪除此段代碼 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 添加此段代碼添加此段代碼 用于生成用于生成rst測測 試信號試信號 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 添加此段

15、代碼添加此段代碼 用于生成用于生成rst、clk測測 試信號試信號 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 展開ISim Simulator 雙擊Simulate Behavioral Model 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 仿真波形窗口 添加en信號，點擊“restart”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -對該設(shè)計進(jìn)行行為仿真對該設(shè)計進(jìn)行行為仿真 可以在控制臺窗

16、口，輸入命令控制仿真的運行 輸入run 1ms, 控制仿真運行時間到1ms 關(guān)閉整個仿真窗口,繼續(xù)下面的設(shè)計 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 選中Implementation選項 選中top.Verilog，點擊鼠標(biāo)右鍵 選中New Source 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 選擇實現(xiàn)約束文件 輸入”top”作為實現(xiàn)約束文件 的名字 點擊點擊“Next”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的

17、ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 點擊點擊“Finish”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 實現(xiàn)約束文件top.ucf已經(jīng)添加到設(shè)計中 選擇top.Verilog 選擇User Constraints,并展開該選項 雙擊I/O Pin Planing(PlanAhead)-Post-Synthesis 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 點擊點擊“Close”按鈕按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于V

18、erilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件添加實現(xiàn)約束文件 輸入對應(yīng)的FPGA的引腳 選擇對應(yīng)引腳的電平LVCMOS33 保存引腳約束,并退出該界面 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -實現(xiàn)設(shè)計實現(xiàn)設(shè)計 選擇top.Verilog 選擇Implement Design, 并用鼠標(biāo)雙擊該選項 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -實現(xiàn)設(shè)計實現(xiàn)設(shè)計 選擇Implement De

19、sign, 并展開 第一步: 轉(zhuǎn)換“Translate” 翻譯的主要作用是將綜合輸出的邏翻譯的主要作用是將綜合輸出的邏 輯網(wǎng)表翻譯為輯網(wǎng)表翻譯為XilinxXilinx特定器件的底特定器件的底 層結(jié)構(gòu)和硬件原語。層結(jié)構(gòu)和硬件原語。 第二步: 映射“Map” 映射的主要作用是將設(shè)計映射到具體 型號的器件上。 第三步: 布局和布線”Place 計算機自動安裝JTAG驅(qū)動程序; 給EXCD-1目標(biāo)板上電; 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 選擇top.Verilog 選擇Configure Target Devic

20、e,并展開 選擇Manage Configuration Project (iMPACT),并雙擊. 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 選擇Boundary Scan,(邊界掃描) 鼠標(biāo)右擊該區(qū)域 選擇Initialize Chain(初始化鏈) 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 Xcf04s-Xilinx的串行Flash芯片 xc3s500e-Xilinx的FPGA芯片 兩個芯片連接在JTAG鏈路上 點擊點擊“Yes”按鈕

21、按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 先不燒寫設(shè)計到PROM芯片中,所以選擇”Cancel”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 找到設(shè)計工程所在的目錄 找到要下載的比特流文件top.bit 點擊打開按鈕點擊打開按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 Spartan-3E支持商用的并行Flash, 此處不需要使用它,所以選擇“No”按鈕

22、 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 下載屬性設(shè)置下載屬性設(shè)置,此處選擇默認(rèn)設(shè)置此處選擇默認(rèn)設(shè)置,然后點擊然后點擊“OK”按紐按紐 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 xc3s500e,已經(jīng)分配了下載文件top.bit 鼠標(biāo)右健點擊 芯片圖標(biāo),出現(xiàn) 下面的菜單 點擊“Program”選項，開始對FPGA進(jìn)行編程 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片

23、 點擊“OK”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -下載設(shè)計到下載設(shè)計到FPGA芯片芯片 出現(xiàn)編程進(jìn)度條 編程完成后，出現(xiàn) 下面界面 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 點擊Create PROM File 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 選擇Xilinx Flash/PROM選項 點擊該按鈕，進(jìn)入下一步 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Veril

24、og HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 下拉框中選擇xcf04s 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 選擇Add Storage Device XCF04S被添加 點擊該按鈕，進(jìn)入下一步 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 點擊點擊“瀏覽瀏覽”按鈕，按鈕， 定位要轉(zhuǎn)換的比特流定位要轉(zhuǎn)換的比特流 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的I

25、SE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 定位到設(shè)計工程所在的目錄定位到設(shè)計工程所在的目錄 輸入名字“counter_burn” 點擊“OK”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 點擊“OK”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 選擇選擇top.bit文件文件 點擊“打開”按 鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PR

26、OM文件并下載到文件并下載到PROM 點擊“No”按鈕，不 添 加其它需要轉(zhuǎn)換的比 特流文件 點擊“OK”按鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 在主菜單下，選擇 Operations-Generate File 關(guān)閉該界面 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 下面將生成的下面將生成的PROM文件燒到文件燒到PROM芯片芯片 中。中。 選擇Boundary Scan 準(zhǔn)備分配PROM文件給XCF04S

27、數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 鼠標(biāo)右鍵點擊芯片圖標(biāo) 選擇Assign New Configuration File 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 選擇選擇counter_burn.mcs文件文件 點擊“打開”按 鈕 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 鼠標(biāo)右健點擊 芯片圖標(biāo),出現(xiàn) 下面的菜單 點擊“

28、Program”選項，開始對FPGA進(jìn)行編程 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 出現(xiàn)編程進(jìn)度條 編程完成后，出現(xiàn) 下面界面 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 基于Verilog HDL語言的ISE設(shè)計流程 -生成生成PROM文件并下載到文件并下載到PROM 關(guān)閉電源重新上電，程序從PROM自動 引導(dǎo)到FPGA芯片中。 關(guān)閉配置界面，不保存任何信息。關(guān)閉配置界面，不保存任何信息。（一定不要保存（一定不要保存 任何信息）任何信息） 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) ChipScope ProChipSco

29、pe Pro的組成的組成 IBA Core(Integrated Bus Analyzer Core):用于觀察總線上的信號。根據(jù)所跟用于觀察總線上的信號。根據(jù)所跟 蹤的不同總線結(jié)構(gòu)，該內(nèi)核可分為蹤的不同總線結(jié)構(gòu)，該內(nèi)核可分為 IBA/OPB Core和和IBA/PLB Core模塊。這模塊。這 兩個模塊通常用于對兩個模塊通常用于對Xilinx Virtex-II Pro器器 件中的件中的PowerPC 405嵌入式系統(tǒng)內(nèi)核及嵌入式系統(tǒng)內(nèi)核及 MicroBlaze 32位嵌入式處理器的總線進(jìn)行位嵌入式處理器的總線進(jìn)行 跟蹤和測試。跟蹤和測試。 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 片內(nèi)邏輯分析儀使用

30、流程片內(nèi)邏輯分析儀使用流程 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 片內(nèi)邏輯分析儀中的幾個概念片內(nèi)邏輯分析儀中的幾個概念 觸發(fā)器：引發(fā)數(shù)據(jù)記錄的條件觸發(fā)器：引發(fā)數(shù)據(jù)記錄的條件(邏輯表達(dá)式邏輯表達(dá)式) 觸發(fā)器序列：一組存在先后順序的條件，只有觸發(fā)器序列：一組存在先后順序的條件，只有 依次滿足這些條件后，才會引發(fā)數(shù)據(jù)記錄依次滿足這些條件后，才會引發(fā)數(shù)據(jù)記錄 觸發(fā)器端口：觸發(fā)器中的變量觸發(fā)器端口：觸發(fā)器中的變量 匹配單元：觸發(fā)器中的邏輯比較單元匹配單元：觸發(fā)器中的邏輯比較單元 觸發(fā)計數(shù)器：對同一觸發(fā)條件進(jìn)行計數(shù)的計數(shù)觸發(fā)計數(shù)器：對同一觸發(fā)條件進(jìn)行計數(shù)的計數(shù) 器器 數(shù)據(jù)寬度：每次采樣的信號個數(shù)數(shù)據(jù)寬度：每次采

31、樣的信號個數(shù) 數(shù)據(jù)深度：總的可以采樣的次數(shù)，即數(shù)據(jù)寬度數(shù)據(jù)深度：總的可以采樣的次數(shù)，即數(shù)據(jù)寬度 與窗口個數(shù)的乘積與窗口個數(shù)的乘積 觸發(fā)位置：觸發(fā)點在所記錄的數(shù)據(jù)中的位置觸發(fā)位置：觸發(fā)點在所記錄的數(shù)據(jù)中的位置(用用 于觀察觸發(fā)點前的數(shù)據(jù)于觀察觸發(fā)點前的數(shù)據(jù)) 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 邏輯分析核的插入邏輯分析核的插入 兩種方式：兩種方式： 在源代碼中插入：比較繁瑣，本課程不作介紹在源代碼中插入：比較繁瑣，本課程不作介紹 在網(wǎng)表文件中插入：相對簡單在網(wǎng)表文件中插入：相對簡單 利用利用Core Inserter選擇網(wǎng)表文件以及器件類型選擇網(wǎng)表文件以及器件類型 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) ICONICON參數(shù)設(shè)置參數(shù)設(shè)置 注意：除非全局時鐘資源非常緊張的情況下，才選擇禁止插入BUFG，因為采用 普通布線資源，會在JTAG時鐘線上產(chǎn)生較大的布線延時偏移，破壞待分析信號 之間的時序關(guān)系。 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 觸發(fā)器參數(shù)的定制觸發(fā)器參數(shù)的定制 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 捕捉參數(shù)設(shè)置捕捉參數(shù)設(shè)置 數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA技術(shù)技術(shù) 網(wǎng)絡(luò)連接網(wǎng)絡(luò)連接 邏輯分析核插入完畢后，應(yīng)該重新邏輯分析核插入完畢后，應(yīng)該重新實現(xiàn)實現(xiàn)該設(shè)