EDA技術(shù)與VHD學(xué)生考試卷以及答案new

1、杭州電子科技大學(xué)2004年EDA技術(shù)與VHD學(xué)生考試卷答案考試課程 EDA技術(shù)與VHDL 考試日期 2005年 月 日 成 績 參考答卷課程號(hào) 教師號(hào) 任課教師姓名 考生姓名 學(xué)號(hào)（8位） 年級(jí) 專業(yè) 一、單項(xiàng)選擇題：（20分）1 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_。AA .軟IP B.固IP C.硬IP D.都不是2 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_是錯(cuò)誤的。DA. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與F

2、PGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。3 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B. FPGA是全稱為復(fù)雜可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4 進(jìn)程中的變量賦值語

3、句，其變量更新是_。AA. 立即完成；B. 按順序完成；C. 在進(jìn)程的最后完成；D. 都不對(duì)。 5 VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_。DA. 器件外部特性；B. 器件的綜合約束；C. 器件外部特性與內(nèi)部功能；D. 器件的內(nèi)部功能。6 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_。A A. 時(shí)序邏輯電路 B. 組合邏輯電路 C. 雙向電路 D. 三態(tài)控制電路7 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_。B 流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵

4、路徑法A. B. C. D. 8 下列標(biāo)識(shí)符中，_是不合法的標(biāo)識(shí)符。BA. State0 B. 9moon C. Not_Ack_0 D. signall9 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_。AA. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：_。BA. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1頁 共5頁二、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：（10分）1. VHDL 超高速集成電路硬件描述語言2. FPGA 現(xiàn)場可編

5、程門陣列3. RTL 寄存器傳輸級(jí)4. SOPC 可編程片上系統(tǒng)5. EAB 嵌入式陣列塊三、VHDL程序填空：（10分）下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n is generic (width

6、 : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave of counter is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst = 1 then cou

7、nt 0); 清零 elsif clkevent and clk = 1 then 邊沿檢測 if load = 1 then count = data; elsif en = 1 then count = count + 1; end if; end if; end process; q = count; end behave; 四、VHDL程序改錯(cuò)：（10分）仔細(xì)閱讀下列程序，回答問題1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 use ieee.std_logic_unsinged.all4 ENTITY CNT10 IS 5 PORT (

8、 CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;7 END CNT10; 8 ARCHITECTURE bhv OF CNT10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);10 BEGIN11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin -then 13 IF Q1 =9 THEN14 Q1 = Q1 + 1 ;15 ELSE16 Q1 0);17 END IF;18 END IF; 19 END PROCESS ;20

9、Q = Q1;21 END bhv;1. 在MAX+PlusII中編譯時(shí)，提示的第一條錯(cuò)誤為：Error: Line 12: File e:myworktestcnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead指出并修改相應(yīng)行的程序（如果是缺少語句請(qǐng)指出大致的行數(shù)）：錯(cuò)誤1 行號(hào)：12 程序改為：IF RISING_EDGE(CLK) THEN錯(cuò)誤2 行號(hào)：3 程序改為：USE IEEE.STD_LOGIC_UNSIGNED.ALL;12 行if語句配套關(guān)鍵字是then而非begi

10、n3 行程序中使用了+號(hào)重載函數(shù)，應(yīng)包含使用對(duì)應(yīng)程序包ieee.std_logic_unsigned.all2. 若編譯時(shí)出現(xiàn)如下錯(cuò)誤，請(qǐng)分析原因。當(dāng)前編譯的程序文件沒有放在指定文件夾內(nèi)，所以系統(tǒng)找不到WORK工作庫。第2頁 共5頁五、VHDL程序設(shè)計(jì)：（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。(a) 用if語句。 (b) 用case 語句。 (c) 用when else 語句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux is Port ( sel

11、 : in std_logic_vector(1 downto 0); - 選擇信號(hào)輸入 Ain, Bin : in std_logic_vector(1 downto 0); - 數(shù)據(jù)輸入 Cout : out std_logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBegin Process (sel, ain, bin) Begin If sel = “00” then cout = ain or bin; Elsif sel = “01” then cout = ain xor bin; Elsif se

12、l = “10” then cout = ain and bin; Else cout cout cout cout cout = ain nor bin; End case; End process;End two;Architecture three of mymux isBegin Cout = ain or bin when sel = “00” else Ain xor bin when sel = “01” else Ain and bin when sel = “10” else ain nor bin;End three; 六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（15分）Lib

13、rary ieee;Use ieee.std_logic_1164.all;Entity mycir is Port ( din, clk : in std_logic; Qout : out std_logic);End mycir;Architecture behave of mycir is Signal a, b, c;Begin Qout = c nand (a xor b); Process (clk) Begin If clkevent and clk = 1 then A = din; B = A; C = B; End if; End process;End behave;第

14、3頁 共5頁七、綜合題：（20分）（一）已知狀態(tài)機(jī)狀態(tài)圖如圖a所示；完成下列各題：圖a 狀態(tài)圖圖b 狀態(tài)機(jī)結(jié)構(gòu)圖1. 試判斷該狀態(tài)機(jī)類型，并說明理由。 該狀態(tài)機(jī)為moore型狀態(tài)機(jī)，輸出數(shù)據(jù)outa和輸入ina沒有直接邏輯關(guān)系，outa是時(shí)鐘clk的同步時(shí)序邏輯。2. 根據(jù)狀態(tài)圖，寫出對(duì)應(yīng)于結(jié)構(gòu)圖b，分別由主控組合進(jìn)程和主控時(shí)序進(jìn)程組成的VHDL有限狀態(tài)機(jī)描述。Library ieee;Use ieee.std_logic_1164.all;Entity mooreb is Port (clk, reset : in std_logic; Ina : in std_logic_vector (

15、1 downto 0); Outa : out std_logic_vector (3 downto 0) );End mooreb;Architecture one of mooreb is Type ms_state is (st0, st1, st2, st3); Signal c_st, n_st : ms_state;Begin Process (clk, reset) Begin If reset = 1 then c_st = st0; Elsif clkevent and clk = 1 then c_st if ina = “00” then n_st = st0; Else n_st = st1; End if; Outa if ina = “00” then n