精編PCB印制電路板高速PCB設(shè)計(jì)指引之三

1、隨心編輯，值得下載擁有!=1LOGObeikezhangYOUR COMPANY NAME IS HERE專業(yè)I專注I精心I卓越【PCB印制電路板】高速PCB設(shè)計(jì)指南之三高速 PCB 設(shè)計(jì)指南之三 第一篇 改進(jìn)電路設(shè)計(jì)規(guī)程提高可測試性隨著微型化程度不斷提高，元件和布線技術(shù)也取得巨大 發(fā)展，例如BGA外殼封裝的高集成度的微型 IC,以及導(dǎo)體 之間的絕緣間距縮小到 0.5mm ，這些僅是其中的倆個(gè)例子。 電子元件的布線設(shè)計(jì)方式，對以后制作流程中的測試能否很 好進(jìn)行， 影響越來越大。 下面介紹幾種重要規(guī)則及實(shí)用提示。通過遵守一定的規(guī)程（ DFT-Design for Testability ，可 測

2、試的設(shè)計(jì)） ，能夠大大減少生產(chǎn)測試的準(zhǔn)備和實(shí)施費(fèi)用。 這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和元 件技術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。隨著電子產(chǎn)品結(jié)構(gòu)尺 寸越來越小，目前出現(xiàn)了倆個(gè)特別引人注目的問題：一是可 接 觸 的 電 路 節(jié) 點(diǎn) 越 來 越 少 ； 二 是 像 在 線 測 試 （In-Circuit-Test ）這些方法的應(yīng)用受到限制。為了解決這 些問題，能夠在電路布局上采取相應(yīng)的措施，采用新的測試 方法和采用創(chuàng)新性適配器解決方案。第二個(gè)問題的解決仍涉 及到使原來作為獨(dú)立工序使用的測試系統(tǒng)承擔(dān)附加任務(wù)。這 些任務(wù)包括通過測試系統(tǒng)對存儲(chǔ)器組件進(jìn)行編程或者實(shí)行 集成化的元器件自測試（

3、Built-in Self Test, BIST，內(nèi)建的 自測試）。將這些步驟轉(zhuǎn)移到測試系統(tǒng)中去，總起來見，仍是創(chuàng)造了更多的附加價(jià)值。為了順利地實(shí)施這些措施，在產(chǎn) 品科研開發(fā)階段，就必須有相應(yīng)的考慮。1、什么是可測試性可測試性的意義可理解為：測試工程師能夠用盡可能簡 單的方法來檢測某種元件的特性，見它能否滿足預(yù)期的功 能。簡單地講就是：l 檢測產(chǎn)品是否符合技術(shù)規(guī)范的方法簡單化到什么程 度？l 編制測試程序能快到什么程度？l 發(fā)現(xiàn)產(chǎn)品故障全面化到什么程度？l 接入測試點(diǎn)的方法簡單化到什么程度？為了達(dá)到良好的可測試必須考慮機(jī)械方面和電氣方面的 設(shè)計(jì)規(guī)程。當(dāng)然，要達(dá)到最佳的可測試性，需要付出一定代

4、價(jià)，但對整個(gè)工藝流程來說，它具有一系列的好處，因此是 產(chǎn)品能否成功生產(chǎn)的重要前提。2、為什么要發(fā)展測試友好技術(shù)過去，若某一產(chǎn)品在上一測試點(diǎn)不能測試，那么這個(gè)問 題就被簡單地推移到直一個(gè)測試點(diǎn)上去。如果產(chǎn)品缺陷在生 產(chǎn)測試中不能發(fā)現(xiàn)，則此缺陷的識(shí)別和診斷也會(huì)簡單地被推 移到功能和系統(tǒng)測試中去。相反地，今天人們試圖盡可能提前發(fā)現(xiàn)缺陷，它的好處 不僅僅是成本低，更重要的是今天的產(chǎn)品非常復(fù)雜，某些制 造缺陷在功能測試中可能根本檢查不出來。例如某些要預(yù)先 裝軟件或編程的元件，就存在這樣的問題。 （如快閃存儲(chǔ)器 或 ISPs： In-System Programmable Devices 系統(tǒng)內(nèi)可編 程器

5、件）。這些元件的編程必須在研制開發(fā)階段就計(jì)劃好， 而測試系統(tǒng)也必須掌握這種編程。測試友好的電路設(shè)計(jì)要費(fèi)一些錢，然而，測試?yán)щy的電 路設(shè)計(jì)費(fèi)的錢會(huì)更多。測試本身是有成本的，測試成本隨著 測試級數(shù)的增加而加大；從在線測試到功能測試以及系統(tǒng)測 試，測試費(fèi)用越來越大。如果跳過其中一項(xiàng)測試，所耗費(fèi)用 甚至?xí)?。一般的?guī)則是每增加一級測試費(fèi)用的增加系數(shù) 是 10 倍。通過測試友好的電路設(shè)計(jì)，能夠及早發(fā)現(xiàn)故障， 從而使測試友好的電路設(shè)計(jì)所費(fèi)的錢迅速地得到補(bǔ)償。3、文件資料怎樣影響可測試性只有充分利用元件開發(fā)中完整的數(shù)據(jù)資料，才有可能編 制出能全面發(fā)現(xiàn)故障的測試程序。在許多情況下，開發(fā)部門 和測試部門之間的

6、密切合作是必要的。文件資料對測試工程 師了解元件功能，制定測試戰(zhàn)略，有無可爭議的影響。為了繞開缺乏文件和不甚了解元件功能所產(chǎn)生的問題， 測試系統(tǒng)制造商能夠依靠軟件工具，這些工具按照隨機(jī)原則 自動(dòng)產(chǎn)生測試模式，或者依靠非矢量相比，非矢量方法只能 算作一種權(quán)宜的解決辦法。測試前的完整的文件資料包括零件表，電路設(shè)計(jì)圖數(shù)據(jù) （主要是 CAD 數(shù)據(jù)）以及有關(guān)務(wù)元件功能的詳細(xì)資料（如 數(shù)據(jù)表）。只有掌握了所有信息，才可能編制測試矢量，定 義元件失效樣式或進(jìn)行一定的預(yù)調(diào)整。某些機(jī)械方面的數(shù)據(jù)也是重要的，例如那些為了檢查組 件的焊接是否良好及定位是否所需要的數(shù)據(jù)。最后，對于可 編程的元件，如快閃存儲(chǔ)器， PL

7、D 、FPGA 等，如果不是在 最后安裝時(shí)才編程，是在測試系統(tǒng)上就應(yīng)編好程序的話，也 必須知道各自的編程數(shù)據(jù)?？扉W元件的編程數(shù)據(jù)應(yīng)完整無 缺。如快閃芯片含 16Mbit 的數(shù)據(jù)，就應(yīng)該能夠用到 16Mbit ， 這樣能夠防止誤解和避免地址沖突。 例如，如果用一個(gè) 4Mbit 存儲(chǔ)器向一個(gè)元件僅僅提供 300Kbit 數(shù)據(jù)， 就可能出現(xiàn)這種 情況。當(dāng)然數(shù)據(jù)應(yīng)準(zhǔn)備成流行的標(biāo)準(zhǔn)格式，如 Intel 公司的 Hex 或 Motorola 公司的 S 記錄結(jié)構(gòu)等。大多數(shù)測試系統(tǒng)， 只要能夠?qū)扉W或 ISP 元件進(jìn)行編程，是能夠解讀這些格式 的。前面所提到的許多信息，其中許多也是元件制造所必須 的。當(dāng)然，

8、在可制造性和可測試性之間應(yīng)明確區(qū)別，因?yàn)檫@ 是完全不同的概念，從而構(gòu)成不同的前提。4、良好的可測試性的機(jī)械接觸條件如果不考慮機(jī)械方面的基本規(guī)則，即使在電氣方面具有 非常良好的可測試性的電路，也可能難以測試。許多因素會(huì) 限制電氣的可測試性。如果測試點(diǎn)不夠或太小，探針床適配 器就難以接觸到電路的每個(gè)節(jié)點(diǎn)。如果測試點(diǎn)位置誤差和尺 寸誤差太大，就會(huì)產(chǎn)生測試重復(fù)性不好的問題。在使用探針 床配器時(shí)，應(yīng)留意一系列有關(guān)套牢孔和測試點(diǎn)的大小和定位 的建議。5、最佳可測試性的電氣前提條件電氣前提條件對良好的可測試性，和機(jī)械接觸條件一樣 重要，倆者缺一不可。一個(gè)門電路不能進(jìn)行測試，原因可能 是無法通過測試點(diǎn)接觸到啟

9、動(dòng)輸入端，也可能是啟動(dòng)輸入端 處在封裝殼內(nèi)，外部無法接觸，在原則上這倆情況同樣都是 不好的，都使測試無法進(jìn)行。在設(shè)計(jì)電路時(shí)應(yīng)該注意，凡是 要用在線測試法檢測的元件，都應(yīng)該具備某種機(jī)理，使各個(gè) 元件能夠在電氣上絕緣起來。這種機(jī)理能夠借助于禁止輸入 端來實(shí)現(xiàn)，它能夠?qū)⒃妮敵龆丝刂圃陟o態(tài)的高歐姆狀 態(tài)。雖然幾乎所有的測試系統(tǒng)都能夠逆驅(qū)動(dòng)( Backdriving ) 方式將某一節(jié)點(diǎn)的狀態(tài)帶到任意狀態(tài)，可是所涉及的節(jié)點(diǎn)最 好仍是要備有禁止輸入端，首先將此節(jié)點(diǎn)帶到高歐姆狀態(tài)， 然后再“平緩地”加上相應(yīng)的電平。同樣，節(jié)拍發(fā)生器總是通過啟動(dòng)引線，門電路或插接 電橋從振蕩器后面直接斷開。啟動(dòng)輸入端決不可直

10、接和電路 相連， 而是通過 100 歐姆的電阻和電路連接。 每個(gè)元件應(yīng)有 自己的啟動(dòng)，復(fù)位或控制引線腳。必須避免許多元件的啟動(dòng) 輸入端共用一個(gè)電阻和電路相連。這條規(guī)則對于 ASIC 元件 也適用，這些元件也應(yīng)有一個(gè)引線腳，通過它，可將輸出端 帶到高歐姆狀態(tài)。如果元件在接通工作電壓時(shí)可實(shí)行復(fù)位， 這對于由測試器來引發(fā)復(fù)位也是非常有幫助的。在這種情況 下，元件在測試前就能夠簡單地置于規(guī)定的狀態(tài)。不用的元件引線腳同樣也應(yīng)該是可接觸的，因?yàn)樵谶@ 些地方未發(fā)現(xiàn)的短路也可能造成元件故障。此外，不用的門 電路往往在以后會(huì)被利用于設(shè)計(jì)改進(jìn)，它們可能會(huì)改接到電 路中來。所以同樣重要的是，它們從一開始就應(yīng)經(jīng)過測試

11、， 以保證其工件可靠。6、改進(jìn)可測試性 使用探針床適配器時(shí)，改進(jìn)可測試性的建議套牢孔l呈對角線配置l定位精度為l直徑精度為0.05m（m 2mil ）0.0-706m/ m+3/-0mil ）l 相對于測試點(diǎn)的定位精度為0（.05mm2mil ）l 離開元件邊緣距離至少為 3mml 不可穿通接觸測試點(diǎn)l 盡可能為正方形l 測試點(diǎn)直徑至少為 0.88mm （ 35mil ）l 測試點(diǎn)大小精度為0.076（mm 3mil ）l 測試點(diǎn)之間間隔精度為6mm0.07（ 3mil ）l測試點(diǎn)間隔盡可能為 2.5mml 鍍錫，端面可直接焊接l距離元件邊緣至少為 3mml 所有測試點(diǎn)應(yīng)可能處于插件板的背面l

12、 測試點(diǎn)應(yīng)均勻布在插件板上l 每個(gè)節(jié)點(diǎn)至少有一個(gè)測試點(diǎn)（ 100 通道）l 備用或不用的門電路都有測試點(diǎn)l 供電電源的多外測試點(diǎn)分布在不同位置元件標(biāo)志l 標(biāo)志文字同一方向l 型號(hào)、版本、系列號(hào)及條形碼明確標(biāo)識(shí)l 元件名稱要清晰可見，且盡可能直接標(biāo)在元件近旁7、關(guān)于快閃存儲(chǔ)器和其它可編程元件快閃存儲(chǔ)器的編程時(shí)間有時(shí)會(huì)很長（對于大的存儲(chǔ)器或 存儲(chǔ)器組可達(dá) 1 分鐘）。因此，此時(shí)不容許有其它元件的逆 驅(qū)動(dòng)，否則快閃存儲(chǔ)器可能會(huì)受到損害。 為了避免這種情況， 必須將所有和地址總線的控制線相連的元件置于高歐姆狀 態(tài)。同樣，數(shù)據(jù)總線也必須能夠被置于隔絕狀態(tài)，以確保快 閃存儲(chǔ)器為空載，且可進(jìn)行下步編程。系統(tǒng)

13、內(nèi)可編程元件（ISP）有一些要求，如Altera , XilinX 和 Lattuce 等公司的產(chǎn)品，仍有其它一些特殊要求。除了可 測試性的機(jī)械和電氣前提條件應(yīng)得到保證外，仍要保證具有 編程和確證數(shù)據(jù)的可能性。 對于 Altera 和 Xilinx 元件， 使用 了連串矢量格式（ Serial Vector Format SVF ），這種格式近 期幾乎已發(fā)展成為工業(yè)標(biāo)準(zhǔn)。許多測試系統(tǒng)能夠?qū)@類元件 編程，且將連串矢量格式（SVF）內(nèi)的輸入數(shù)據(jù)用于測試信 號(hào)發(fā)生器。 通過邊界掃描鍵 （ Boundary-Scan-Kette JTAG ） 對這些元件編程，也將連串?dāng)?shù)據(jù)格式編程。在匯集編程數(shù)據(jù) 時(shí)

14、，重要的是應(yīng)考慮到電路中全部的元件鏈，不應(yīng)將數(shù)據(jù)僅 僅仍原給要編程的元件。編程時(shí)，自動(dòng)測試信號(hào)發(fā)生器考慮到整個(gè)的元件鏈， 且將其它元件接入旁路模型中。相反， Lattice 公司要求用 JEDEC 格式的數(shù)據(jù)，且通過通常的輸入端和輸出端且行編程。編程后，數(shù)據(jù)仍要用于檢查元件功能。開發(fā)部門提供的 數(shù)據(jù)應(yīng)盡可能地便于測試系統(tǒng)直接應(yīng)用，或者通過簡單轉(zhuǎn)換 便可應(yīng)用。8、對于邊界掃描（JTAG）應(yīng)注意什么由基于復(fù)雜元件組成精細(xì)網(wǎng)格的組件，給測試工程師只 提供很少的可接觸的測試點(diǎn)。此時(shí)也仍然可能提高可測試 性。對此可使用邊界掃描和集成自測試技術(shù)來縮短測試完成 時(shí)間和提高測試效果。RunBIST對于開發(fā)工程

15、師和測試工程師來說，建立在邊界掃描和 集成自測試技術(shù)基礎(chǔ)上的測試戰(zhàn)略肯定會(huì)增加費(fèi)用。開發(fā)工 程師必然要在電路中使用的邊界掃描元件（ IEEE-1149.1- 標(biāo) 準(zhǔn)），且且要設(shè)法使相應(yīng)的具體的測試引線腳能夠接觸（如 測試數(shù)據(jù)輸入 -TDI ，測試數(shù)據(jù)輸出 -TDO ，測試鐘頻 -TCK 和 測試模式選擇 -TMS 以及 ggf. 測試復(fù)位）。測試工程師給元件 制定一個(gè)邊界掃描模型 （ BSDL- 邊界掃描描述語言） 。此時(shí)他 必須知道，有關(guān)元件支持何種邊界掃描功能和指令。邊界掃 描測試能夠診斷直至引線級的短路和斷路。除此之外，如果 開發(fā)工程師已作規(guī)定，能夠通過邊界掃描指令“ 來觸發(fā)元件的自動(dòng)測

16、試。 尤其是當(dāng)電路中有許多 ASICs 和其 它復(fù)雜元件時(shí)，對于這些元件且不存在慣常的測試模型，通 過邊界掃描元件，能夠大大減少制定測試模型的費(fèi)用。時(shí)間和成本降低的程度對于每個(gè)元件都是不同的。對于 一個(gè)有IC的電路，如果需要100 %發(fā)現(xiàn)，大約需要 40萬個(gè) 測試矢量，通過使用邊界掃描，在同樣的故障發(fā)現(xiàn)率下，測 試矢量的數(shù)目能夠減少到數(shù)百個(gè)。因此，在沒有測試模型， 或接觸電路的節(jié)點(diǎn)受到限制的條件下，邊界掃描方法具有特 別的優(yōu)越性。是否要采用邊界掃描，是取決于開發(fā)利用和制 造過程中增加的成本費(fèi)用。衽邊界掃描必須和要求發(fā)現(xiàn)故障 的時(shí)間，測試時(shí)間，進(jìn)入市場的時(shí)間，適配器成本進(jìn)行權(quán)衡， 且盡可能節(jié)約。

17、在許多情況下，將傳統(tǒng)的在線測試方法和邊 界掃描方法混合鹽業(yè)的方案是最佳的解決方式第二篇混合信號(hào)PCB的分區(qū)設(shè)計(jì)摘要：混合信號(hào)電路PCB的設(shè)計(jì)很復(fù)雜，元器件的布局、 布線以及電源和地線的處理將直接影響到電路性能和電磁 兼容性能。本文介紹的地和電源的分區(qū)設(shè)計(jì)能優(yōu)化混合信號(hào) 電路的性能。如何降低數(shù)字信號(hào)和模擬信號(hào)間的相互干擾呢？在設(shè) 計(jì)之前必須了解電磁兼容 (EMC)的倆個(gè)基本原則：第一個(gè)原 則是盡可能減小電流環(huán)路的面積；第二個(gè)原則是系統(tǒng)只采用 一個(gè)參考面。相反，如果系統(tǒng)存在倆個(gè)參考面，就可能形成 一個(gè)偶極天線 （注： 小型偶極天線的輻射大小和線的長度、 流 過的電流大小以及頻率成正比 ）；而如果信

18、號(hào)不能通過盡可能 小的環(huán)路返回， 就可能形成一個(gè)大的環(huán)狀天線 （注：小型環(huán)狀 天線的輻射大小和環(huán)路面積、流過環(huán)路的電流大小以及頻率 的平方成正比 ）。在設(shè)計(jì)中要盡可能避免這倆種情況。有人建議將混合信號(hào)電路板上的數(shù)字地和模擬地分割 開，這樣能實(shí)現(xiàn)數(shù)字地和模擬地之間的隔離。盡管這種方法 可行，可是存在很多潛在的問題，在復(fù)雜的大型系統(tǒng)中問題 尤其突出。最關(guān)鍵的問題是不能跨越分割間隙布線，一旦跨 越了分割間隙布線，電磁輻射和信號(hào)串?dāng)_都會(huì)急劇增加。在 PCB 設(shè)計(jì)中最常見的問題就是信號(hào)線跨越分割地或電源而 產(chǎn)生 EMI 問題。如圖 1 所示，我們采用上述分割方法，而且信號(hào)線跨越了倆 個(gè)地之間的間隙，信號(hào)

19、電流的返回路徑是什么呢？假定被分 割的倆個(gè)地在某處連接在一起 （通常情況下是在某個(gè)位置單 點(diǎn)連接 ），在這種情況下，地電流將會(huì)形成一個(gè)大的環(huán)路。流 經(jīng)大環(huán)路的高頻電流會(huì)產(chǎn)生輻射和很高的地電感，如果流過 大環(huán)路的是低電平模擬電流，該電流很容易受到外部信號(hào)干 擾。最糟糕的是當(dāng)把分割地在電源處連接在一起時(shí)，將形成 一個(gè)非常大的電流環(huán)路。另外，模擬地和數(shù)字地通過一個(gè)長 導(dǎo)線連接在一起會(huì)構(gòu)成偶極天線。了解電流回流到地的路徑和方式是優(yōu)化混合信號(hào)電路 板設(shè)計(jì)的關(guān)鍵。許多設(shè)計(jì)工程師僅僅考慮信號(hào)電流從哪兒流 過，而忽略了電流的具體路徑。 如果必須對地線層進(jìn)行分割， 而且必須通過分割之間的間隙布線，能夠先在被分割

20、的地之 間進(jìn)行單點(diǎn)連接，形成倆個(gè)地之間的連接橋，然后通過該連 接橋布線。這樣，在每一個(gè)信號(hào)線的下方都能夠提供一個(gè)直 接的電流回流路徑，從而使形成的環(huán)路面積很小。采用光隔離器件或變壓器也能實(shí)現(xiàn)信號(hào)跨越分割間 隙。對于前者，跨越分割間隙的是光信號(hào)；在采用變壓器的 情況下，跨越分割間隙的是磁場。仍有一種可行的辦法是采 用差分信號(hào)：信號(hào)從一條線流入從另外一條信號(hào)線返回，這 種情況下，不需要地作為回流路徑。要深入探討數(shù)字信號(hào)對模擬信號(hào)的干擾必須先了解高 頻電流的特性。高頻電流總是選擇阻抗最?。姼凶畹?） ，直接位于信號(hào)下方的路徑，因此返回電流會(huì)流過鄰近的電路 層，而無論這個(gè)臨近層是電源層仍是地線層。在

21、實(shí)際工作中一般傾向于使用統(tǒng)一地， 而將 PCB 分區(qū)為 模擬部分和數(shù)字部分。模擬信號(hào)在電路板所有層的模擬區(qū)內(nèi) 布線，而數(shù)字信號(hào)在數(shù)字電路區(qū)內(nèi)布線。在這種情況下，數(shù) 字信號(hào)返回電流不會(huì)流入到模擬信號(hào)的地。 只有將數(shù)字信號(hào)布線在電路板的模擬部分之上或者將 模擬信號(hào)布線在電路板的數(shù)字部分之上時(shí)，才會(huì)出現(xiàn)數(shù)字信 號(hào)對模擬信號(hào)的干擾。出現(xiàn)這種問題且不是因?yàn)闆]有分割 地，真正的原因是數(shù)字信號(hào)的布線不適當(dāng)。PCB 設(shè)計(jì)采用統(tǒng)一地， 通過數(shù)字電路和模擬電路分區(qū)以 及合適的信號(hào)布線，通常能夠解決一些比較困難的布局布線 問題，同時(shí)也不會(huì)產(chǎn)生因地分割帶來的一些潛在的麻煩。在 這種情況下，元器件的布局和分區(qū)就成為決定

22、設(shè)計(jì)優(yōu)劣的關(guān) 鍵。如果布局布線合理，數(shù)字地電流將限制在電路板的數(shù)字 部分，不會(huì)干擾模擬信號(hào)。對于這樣的布線必須仔細(xì)地檢查 和核對，要保證百分之百遵守布線規(guī)則。否則，一條信號(hào)線 走線不當(dāng)就會(huì)徹底破壞一個(gè)本來非常不錯(cuò)的電路板。在將 A/D 轉(zhuǎn)換器的模擬地和數(shù)字地管腳連接在一起時(shí)， 大多數(shù)的 A/D 轉(zhuǎn)換器廠商會(huì)建議：將 AGND 和 DGND 管 腳通過最短的引線連接到同一個(gè)低阻抗的地上（注：因?yàn)榇蠖鄶?shù) A/D 轉(zhuǎn)換器芯片內(nèi)部沒有將模擬地和數(shù)字地連接在一起， 必須通過外部管腳實(shí)現(xiàn)模擬和數(shù)字地的連接） ，任何 和DGND 連接的外部阻抗都會(huì)通過寄生電容將更多的數(shù)字噪 聲耦合到 IC 內(nèi)部的模擬電路上

23、。 按照這個(gè)建議， 需要把 A/D 轉(zhuǎn)換器的 AGND 和 DGND 管腳都連接到模擬地上，但這種 方法會(huì)產(chǎn)生諸如數(shù)字信號(hào)去耦電容的接地端應(yīng)該接到模擬地仍是數(shù)字地的問題。如果系統(tǒng)僅有一個(gè) A/D 轉(zhuǎn)換器，上面的問題就很容易 解決。如圖 3 中所示，將地分割開，在 A/D 轉(zhuǎn)換器下面把 模擬地和數(shù)字地部分連接在一起。采取該方法時(shí)，必須保證 倆個(gè)地之間的連接橋?qū)挾群?IC 等寬，且且任何信號(hào)線都不能 跨越分割間隙。如果系統(tǒng)中 A/D 轉(zhuǎn)換器較多，例如 10 個(gè) A/D 轉(zhuǎn)換器 怎樣連接呢？如果在每一個(gè) A/D 轉(zhuǎn)換器的下面都將模擬地 和數(shù)字地連接在一起，則產(chǎn)生多點(diǎn)相連，模擬地和數(shù)字地之 間的隔離就

24、毫無意義。而如果不這樣連接，就違反了廠商的 要求。最好的辦法是開始時(shí)就用統(tǒng)一地。如圖 4 所示，將統(tǒng)一的地 分為模擬部分和數(shù)字部分。 這樣的布局布線既滿足了 IC 器件 廠商對模擬地和數(shù)字地管腳低阻抗連接的要求，同時(shí)又不會(huì) 形成環(huán)路天線或偶極天線而產(chǎn)生 EMC 問題。如果對混合信號(hào) PCB 設(shè)計(jì)采用統(tǒng)一地的做法心存疑 慮，能夠采用地線層分割的方法對整個(gè)電路板布局布線，在 設(shè)計(jì)時(shí)注意盡量使電路板在后邊實(shí)驗(yàn)時(shí)易于用間距小于 1/2 英寸的跳線或 0 歐姆電阻將分割地連接在一起。注意分區(qū)和 布線，確保在所有的層上沒有數(shù)字信號(hào)線位于模擬部分之 上，也沒有任何模擬信號(hào)線位于數(shù)字部分之上。而且，任何 信號(hào)

25、線都不能跨越地間隙或是分割電源之間的間隙。要測試該電路板的功能和 EMC 性能，然后將倆個(gè)地通過 0 歐姆電 阻或跳線連接在一起，重新測試該電路板的功能和 EMC 性 能。比較測試結(jié)果，會(huì)發(fā)現(xiàn)幾乎在所有的情況下，統(tǒng)一地的 方案在功能和 EMC 性能方面比分割地更優(yōu)越。#分割地的方法仍有用嗎？ 在以下三種情況能夠用到這種方法：一些醫(yī)療設(shè)備要求 在和病人連接的電路和系統(tǒng)之間的漏電流很低；一些工業(yè)過 程控制設(shè)備的輸出可能連接到噪聲很大而且功率高的機(jī)電 設(shè)備上；另外一種情況就是在 PCB 的布局受到特定限制時(shí)。在混合信號(hào) PCB 板上通常有獨(dú)立的數(shù)字和模擬電源， 能 夠而且應(yīng)該采用分割電源面?？墒蔷o鄰

26、電源層的信號(hào)線不能 跨越電源之間的間隙，而所有跨越該間隙的信號(hào)線都必須位 于緊鄰大面積地的電路層上。在有些情況下，將模擬電源以 PCB 連接線而不是一個(gè)面來設(shè)計(jì)能夠避免電源面的分割問 題。#混合信號(hào) PCB 設(shè)計(jì)是一個(gè)復(fù)雜的過程，設(shè)計(jì)過程要注意以 下幾點(diǎn)：1. 將 PCB 分區(qū)為獨(dú)立的模擬部分和數(shù)字部分。 2.合適的元器件布局。3.A/D 轉(zhuǎn)換器跨分區(qū)放置。4. 不要對地進(jìn)行分割。在電路板的模擬部分和數(shù)字部分下面敷設(shè)統(tǒng)一地。5. 在電路板的所有層中，數(shù)字信號(hào)只能在電路板的數(shù)字部分 布線。6. 在電路板的所有層中，模擬信號(hào)只能在電路板的模擬部分 布線。7. 實(shí)現(xiàn)模擬和數(shù)字電源分割。8. 布線不能

27、跨越分割電源面之間的間隙。9. 必須跨越分割電源之間間隙的信號(hào)線要位于緊鄰大面積地 的布線層上。10. 分析返回地電流實(shí)際流過的路徑和方式。11. 采用正確的布線規(guī)則。欲知更多信息請查詢：、和。第三篇蛇形走線有什么作用？請問各路大俠，蛇形走線有什么作用？為什么要蛇形走線？哪 些類信號(hào)線需要蛇形走線，如果要進(jìn)行蛇形布線，需要滿足什 么規(guī)則和注意什么問題？煩勞大俠們指點(diǎn)一下.RE:蛇形走線有什么作用 ？-北京/ vhdl回復(fù)于2000-9-159:11:00 電感作用視情況而定，比如 PCI 板上的蛇行線就是為了適應(yīng) PCI 33MHzClock 的線長要求RE:蛇形走線有什么作用？-深圳/ jack回復(fù)于2000-9-15 12:04:00關(guān)于蛇形走線， 因?yàn)閼?yīng)用場合不同具不同的作用,如果蛇形走線在電腦板中出現(xiàn)，其主要起到一個(gè)濾波電感的作用，提高 電路的抗干擾能力， 若在一般普通 PCB 板中， 除了具有濾波 電感的作用外，仍可作為收音機(jī)天線的電感線圈等等 .RE:蛇形走線有什么作用 ？ - Shanghai / clgoal 回復(fù)于 2000-9-15 13:14:00電腦主機(jī)板中的蛇形走線，主要用在一些時(shí)鐘信號(hào)中，如 PCIClk,AGPClk ，它的作用有