計(jì)算機(jī)組成原理重點(diǎn)難點(diǎn)解析

1、計(jì)算機(jī)組成原理部分第一部分：總論一計(jì)算機(jī)組成與結(jié)構(gòu)總結(jié)1.2.3.計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)計(jì)算機(jī)基本組成計(jì)算機(jī)基本結(jié)構(gòu)計(jì)算機(jī)系統(tǒng)v 硬件（Hardware） 計(jì)算機(jī)的實(shí)體部分，可以實(shí)現(xiàn)計(jì)算機(jī)最基本的操作行為。v 軟件（Software） 使計(jì)算機(jī)實(shí)現(xiàn)各種功能的程序集合。包括系統(tǒng)軟件、應(yīng)用軟件兩大類(lèi)。計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)v 計(jì)算機(jī)的層次結(jié)構(gòu)的演變高級(jí)語(yǔ)言匯編語(yǔ)言機(jī)器語(yǔ)言虛擬機(jī)器M3（高級(jí)語(yǔ)言程序）虛擬機(jī)器M2（匯編語(yǔ)言程序）實(shí)際機(jī)器M1（機(jī)器語(yǔ)言程序）計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)v 三級(jí)層次結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)第三級(jí)第二級(jí)第一級(jí)虛擬機(jī)器M3（高級(jí)語(yǔ)言程序）虛擬機(jī)器M2（匯編語(yǔ)言程序）實(shí)際機(jī)器M1（機(jī)器語(yǔ)言程序）將高

2、級(jí)語(yǔ)言程序先翻譯成匯編語(yǔ)言程序或機(jī)器語(yǔ)言程序，再在或上運(yùn)行將匯編語(yǔ)言程序先翻譯成機(jī)器語(yǔ)言程序，然后在上運(yùn)行機(jī)器語(yǔ)言程序直接在上運(yùn)行計(jì)算機(jī)的基本組成v 運(yùn)算器：實(shí)現(xiàn)數(shù)據(jù)處理的部件 完成最基本的算術(shù)邏輯運(yùn)算 ALU (Arithmetic and Logic Unit） Registers DataPath 運(yùn)算器與機(jī)器字長(zhǎng)（字的概念）的關(guān)系 性能指標(biāo)：MIPSv 簡(jiǎn)單運(yùn)算器結(jié)構(gòu)圖計(jì)算機(jī)的基本組成v 存儲(chǔ)器：實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)的部件 保存程序和數(shù)據(jù)（二進(jìn)制信息） 存儲(chǔ)單元：bit, Byte, Word 地址的概念：每一個(gè)字節(jié)單元擁有一個(gè)唯一的地址（索引） 存儲(chǔ)器的工作方式：讀、寫(xiě)v 存儲(chǔ)器結(jié)構(gòu)簡(jiǎn)圖計(jì)算

3、機(jī)的基本組成v 控制器：實(shí)現(xiàn)控制功能的部件 提供各部件工作所需的控制信號(hào)，控制計(jì)算機(jī)其他部件協(xié)同工作 指令部件（Instruction Register ， Instruction Decoder） 指令順序控制（Program Counter） 時(shí)序邏輯部件（Clock，Timer ，Sequencing Logic ） 控制信號(hào)生成部件（Control Signal Generator or Control Memory）v 控制器結(jié)構(gòu)簡(jiǎn)圖計(jì)算機(jī)的基本組成v 輸入輸出：實(shí)現(xiàn)數(shù)據(jù)交換的部件實(shí)現(xiàn)計(jì)算機(jī)內(nèi)部與外界（其他系統(tǒng)或人類(lèi)）的信息交換實(shí)現(xiàn)數(shù)據(jù)交換的設(shè)備：輸入設(shè)備、輸出設(shè)備接口標(biāo)準(zhǔn)與接口部件

4、v 計(jì)算機(jī)整體結(jié)構(gòu)簡(jiǎn)圖機(jī)器結(jié)構(gòu)簡(jiǎn)化圖總線機(jī)器結(jié)構(gòu)簡(jiǎn)化圖微操作控制信號(hào)微操作信號(hào)發(fā)生器存儲(chǔ)器：累加器：算術(shù)邏輯運(yùn)算單元，：緩沖器：通用寄存器：指令寄存器：指令譯碼器：程序計(jì)數(shù)器：地址寄存器：數(shù)據(jù)寄存器第二部分 存儲(chǔ)系統(tǒng)一主存儲(chǔ)器的組成與工作原理二高速緩沖存儲(chǔ)器的結(jié)構(gòu)與工作原理三磁表面存儲(chǔ)器存儲(chǔ)器的層次結(jié)構(gòu)Reg.CacheMain memoryDisk CacheMagnetic DiskMagnetic Tape Optical Disk二級(jí)存儲(chǔ)系統(tǒng)指：高速緩沖存儲(chǔ)器（Cache）主存儲(chǔ)器存儲(chǔ)單元電路vSRAM存儲(chǔ)單元電路（六管單元電路）VccT1，T2：工作管；T 5T 3T 1T 4T 2

5、字 選 線T 6T3，T4：負(fù)載管；T5，T6：門(mén)控管；穩(wěn)定狀態(tài)：T1 截止，T2 導(dǎo)通，表示 1T2 截止，T1 導(dǎo)通，表示 0保持狀態(tài)：字選線低電平，T5 和 T6 截止，內(nèi)部保持穩(wěn)定狀態(tài)。讀出：字選線高電平，T5和T6導(dǎo)通，D線讀出內(nèi)部電平（狀態(tài)）。寫(xiě) 1：D線高電平，D 線低電平，字選線高電平，T5 和 T6 導(dǎo)通，T1截止，T2導(dǎo)通，寫(xiě)入 1。寫(xiě) 0：D線低電平，D 線高電平，字選線高電平，T5 和 T6 導(dǎo)通，T2截止，T1導(dǎo)通，寫(xiě)入 0。存儲(chǔ)單元電路vDRAM存儲(chǔ)單元電路（單管單元電路）字選線TCs電容 Cd電容C上有電荷表示1，無(wú)電荷表示0保持狀態(tài)：字選線低電平，T截止，內(nèi)部保

6、持穩(wěn)定狀態(tài)。但電容有漏電流，狀態(tài)不能長(zhǎng)久保持 ，需要不斷刷新（再生）。讀出時(shí)：D 線預(yù)充電到 Vpre=2.5V，字選線高電平，T導(dǎo)通，若單元電路保存信息是 1， Vcs=3.5V，電流方向從單元電路內(nèi)部向外；若單元電路保存信息是 0，Vcs=0.0V，電流方向從外向單元電路內(nèi)部；因此，根據(jù)數(shù)據(jù)線上電流的方向可判斷單元電路保存的是 1還是 0。讀出過(guò)程實(shí)際上是Cs與Cd上的電荷重新分配的過(guò)程，也是Cs與Cd上的電壓重新調(diào)整的過(guò)程。Cd上的電壓，即是D線上的電壓。寫(xiě)入時(shí)：D 線加高電平（1）或低電平（0），對(duì)C充電或放電。存儲(chǔ)單元電路vDRAM存儲(chǔ)單元的刷新字選線T1. 由于讀出過(guò)程D線電壓變化

7、量較小，需要對(duì)變化量進(jìn)行放大才能得到有效的數(shù)據(jù)，所以單管存儲(chǔ)單元電路中D線上必須增加傳感放大器(Sense Amplifier)。1.（在沒(méi)有傳感放大器時(shí)）讀出操作是一種破壞性操作，讀1時(shí)，Cs在放電；讀0時(shí)，Cs在充電；所以讀出操作后，原保存在Cs上的數(shù)據(jù)（電荷）被破壞，應(yīng)該立即進(jìn)行恢復(fù)（重寫(xiě)或刷新）。2.在保持狀態(tài)下，T管截止，Cs與外部隔開(kāi)，但Cs兩級(jí)間存在漏電流，所以，Cs上的電荷也會(huì)出現(xiàn)變化，必須在一個(gè)時(shí)間內(nèi)重寫(xiě)數(shù)據(jù)，這個(gè)時(shí)間稱(chēng)為單元電路的刷新周期，一般為4ms、8ms。2.刷新由傳感放大器在讀出過(guò)程中同時(shí)完成。在D線上增加了傳感放大器后讀過(guò)程實(shí)際上就是一次刷新過(guò)程。事實(shí)上，DRAM

8、的刷新就是通過(guò)這樣的讀操作來(lái)實(shí)現(xiàn)的。存儲(chǔ)單元電路vDRAM單管單元電路D線上的電壓在讀出過(guò)程中的變化情況VdV(1)預(yù)充電字選線TAMP讀 0時(shí)，傳感放大器作用后D線的變Vpre讀 1時(shí)，傳感放大讀1時(shí)，D線電壓開(kāi)始階段的變化V(1)V(0)化情況器作用后D線的變化情況V(0)結(jié)論：DRAM讀0時(shí)，D線電壓開(kāi)始階段的變化Sense Amplifier ActivateWord line Activatet的讀過(guò)程就是刷新過(guò)程存儲(chǔ)芯片邏輯v 二維地址結(jié)構(gòu)（SRAM）：4096* 4 ：4096 個(gè)字，每個(gè)字4 位。W 0A 0A 1A 2A 3A 4A 5A 6D 0D 1D 2D 3X譯碼W

9、1W 2W 127128 X 128存儲(chǔ)單元矩陣行地址數(shù)與列地址數(shù)不等列地行地址Y 0Y譯碼Y 1Y 31址A 7A 8A 9A 10A 11存儲(chǔ)芯片邏輯v 二維地址結(jié)構(gòu)（DRAM）：4096* 4 ：4096 個(gè)字，每個(gè)字4 位。W 0預(yù)充電預(yù)充電預(yù)充電預(yù)充電預(yù)充電預(yù)充電預(yù)充電A 064 X 256 存儲(chǔ)單元矩陣A 1A 2A 3A 4A 5X譯碼W 1W 2W 63行地址數(shù)與列地址數(shù)相等行地址D 0D 1D 2D 3SenseAmpSenseAmpY 0SenseAmpSenseAmpY譯碼SenseAmpY 1SenseAmpY 63SenseAmp列地址A 6A 7A 8A 9A 10

10、A 11存儲(chǔ)芯片邏輯v DRAM 4M*4 DRAM芯片結(jié)構(gòu)(內(nèi)部包含刷新電路)RAS CAS WEOERowA0A1.AccessStrobeRefreshCounterRowAddressBufferMUXTiming and ControlRowMemory ArrayDecoder2048 x (2048 x 4)ColumnAccessStrobe.A10ColumnAddressBufferSense Ampliferand I/O gateColumn DecoderData InputBufferData OutputBufferD0D1D2D3v存儲(chǔ)器芯片結(jié)構(gòu)總結(jié)SRAM普遍

11、采用全地址線方式，即芯片地址管腳安排了內(nèi)部所需要的全部行地址和列地址。芯片采用片選信號(hào)CS。DRAM為壓縮芯片面積，減少管腳數(shù)目，普遍采用地址線復(fù)用方式，即芯片地址管腳只安排內(nèi)部所需要的地址的一半，行地址線與列地址線復(fù)用，內(nèi)部設(shè)置行地址和列地址鎖存器，分時(shí)輸入行地址和列地址。采用行選信號(hào)RAS和列選信號(hào) CAS分別控制行地址和列地址的輸入，RAS同時(shí)作為芯片的片選信號(hào)。存儲(chǔ)器芯片的擴(kuò)展v位擴(kuò)展存儲(chǔ)器芯片提供的字空間滿足整個(gè)存儲(chǔ)空間的字空間要求，但存儲(chǔ)器芯片的位空間不能滿足要求。 基本思路： 確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。 整個(gè)存儲(chǔ)空間與存儲(chǔ)芯片的地址空間一致，所以所需的地址總線也一樣。

12、單數(shù)據(jù)總線數(shù)量不一樣。 計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)空間中的地址空間范圍、位空間范圍。 所有芯片的地址管腳全部連接到地址總線對(duì)應(yīng)的地址線上。 同一字空間的存儲(chǔ)芯片CS信號(hào)連在一起。 不同位空間的數(shù)據(jù)線連接到對(duì)應(yīng)的數(shù)據(jù)總線上。 所有芯片的CS邏輯連接在一起。 統(tǒng)一讀寫(xiě)控制。存儲(chǔ)器芯片的擴(kuò)展例: 1K 4的SRAM存儲(chǔ)芯片構(gòu)造1K 8的存儲(chǔ)器D7D6D5D4D3D2D1D0A0D0A0D0A1A2A3A4A5A6A7A8A9CSD1D2D3WEA1A2A3A4A5A6A7A8A9CSD1D2D3WEWEA0A1A2A3A4A5A6A7A8A9Address Bus 1K

13、X 4 1K X 4 Data Bus存儲(chǔ)器芯片的擴(kuò)展v字?jǐn)U展存儲(chǔ)器芯片提供的字空間不能滿足整個(gè)存儲(chǔ)空間的字空間要求，但存儲(chǔ)器芯片的位空間滿足要求。 基本思路： 確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。 確定整個(gè)存儲(chǔ)空間所需的地址總線和數(shù)據(jù)總線的數(shù)量。 計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)空間中的地址空間范圍、位空間范圍。 所有芯片的地址管腳全部連接到地址總線對(duì)應(yīng)的地址線上。 同一字空間的存儲(chǔ)芯片CS信號(hào)連在一起。 同一位空間的數(shù)據(jù)線連在一起，并連接到對(duì)應(yīng)的數(shù)據(jù)總線上。 根據(jù)每個(gè)存儲(chǔ)器芯片的地址空間范圍設(shè)計(jì)存儲(chǔ)器芯片所需要的片選信號(hào)邏輯，CS邏輯電路的輸入一定是地址總線中沒(méi)有連

14、接到芯片的地址管腳上的哪部分地址線。 統(tǒng)一讀寫(xiě)控制。存儲(chǔ)器芯片的擴(kuò)展v 例：1Kx8 SRAM存儲(chǔ)芯片構(gòu)成 4Kx8的存儲(chǔ)器D7D6D5D4D3D2D1D0A0D0A0D0A0D0A0D0A0A1A2A3A4A5A6A7A8A9CSD1D2D3D4D5D6D7WEA1A2A3A4A5A6A7A8A9CSD1D2D3D4D5D6D7WEA1A2A3A4A5A6A7A8A9D1D2D3D4D5D6D7WECSA1A2A3A4A5A6A7A8A9CSD1D2D3D4D5D6D7WEWEA1A2A3A4A5A6A7A8A9A10A11Address Bus 譯碼器 1K X 8 Data Bus 1K

15、 X 8 1K X 8 1K X 8存儲(chǔ)器芯片的擴(kuò)展v混合擴(kuò)展存儲(chǔ)器芯片提供的字空間不能滿足整個(gè)存儲(chǔ)空間的字空間要求，位空間也不能滿足要求。 基本思路： 確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。 確定整個(gè)存儲(chǔ)空間所需的地址總線和數(shù)據(jù)總線的數(shù)量。 計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)空間中的地址空間范圍、位空間范圍。 所有芯片的地址管腳全部連接到地址總線對(duì)應(yīng)的地址線上。 同一字空間的存儲(chǔ)芯片CS信號(hào)連在一起。 同一位空間的數(shù)據(jù)線連在一起，并連接到對(duì)應(yīng)的數(shù)據(jù)總線上。 根據(jù)每個(gè)存儲(chǔ)器芯片的地址空間范圍設(shè)計(jì)存儲(chǔ)器芯片所需要的片選信號(hào)邏輯，CS邏輯電路的輸入一定是地址總線中沒(méi)有連接到芯片

16、的地址管腳上的哪部分地址線。 統(tǒng)一讀寫(xiě)控制。存儲(chǔ)器芯片的擴(kuò)展v 例：1Kx4 SRAM存儲(chǔ)芯片構(gòu)成 16Kx8的存儲(chǔ)器存儲(chǔ)器芯片的擴(kuò)展vDRAM擴(kuò)展的特殊性DRAM芯片地址的特殊性問(wèn)題：行地址與列地址復(fù)用，行地址與列地址的定時(shí)與選通問(wèn)題。CPU（或總線）提供的是完全的地址，如何將全部地址分成行地址和列地址？如何產(chǎn)生行選通信號(hào)RAS和列選通信號(hào)CAS？DRAM芯片的片選問(wèn)題：行地址選通信號(hào)RAS作為片選信號(hào)。DRAM芯片擴(kuò)展是刷新的問(wèn)題必須：刷新由誰(shuí)來(lái)完成，誰(shuí)提供刷新地址，刷新的控制，刷新的定時(shí)，刷新與CPU訪問(wèn)內(nèi)存時(shí)的沖突策略等問(wèn)題。v解決的辦法在CPU與存儲(chǔ)器之間設(shè)計(jì)專(zhuān)用的DRAM存儲(chǔ)器控制

17、電路，完成刷新控制、刷新定時(shí)、地址劃分與選通信號(hào)的產(chǎn)生與定時(shí)等。由DRAM芯片控制器來(lái)實(shí)現(xiàn)上述定時(shí)、控制與刷新等操作。存儲(chǔ)器芯片的擴(kuò)展vDRAM控制器RefreshCounterAddMUXAddDRAMCPUDataWERefreshTimingDRAM Controler仲裁電路MBR定時(shí)電路RASCASW EData存儲(chǔ)器芯片的擴(kuò)展vDRAM存儲(chǔ)芯片的擴(kuò)展DRAM芯片：41256A8（256K X 8）芯片4個(gè)，組成1MByte存儲(chǔ)器，同時(shí)要提供16位字訪問(wèn)方式和8位字節(jié)方式方式。存儲(chǔ)器按字節(jié)編址。DRAM控制器：Intel 82C08，18位地址多路復(fù)用到256K存儲(chǔ)器件的9個(gè)地址，它

18、可控制兩個(gè)存儲(chǔ)體（BS信號(hào)決定），所以可以實(shí)現(xiàn) 512K個(gè)地址空間。按字節(jié)訪問(wèn)時(shí)最低位地址A0有意義，按16位字訪問(wèn)時(shí)，最低位地址A0沒(méi)有意義。CPU（或總線）提供BHE信號(hào)，表明是字節(jié)訪問(wèn)方式還是16位字訪問(wèn)方式。存儲(chǔ)器芯片的擴(kuò)展A1AL0AO0A2AL1AO1A3AL2AO2A4AL3AO3A5AL4AO4A6AL5AO5A7AL6AO6A0A1A2A3A4A5A6A7A8D0D1D2D3D4D5D6D7A0A1A2A3A4A5A6A7A8D0D1D2D3D4D5D6D7A8A9A10A11A12A13A14A15A16A17A18A19RDWECLKBHEA0AL7AL8AH0AH1AH

19、2AH3AH4AH5AH6AH7AH8BSRDWECLKPE讀寫(xiě)控制AO7AO8RAS0CAS0RAS1CAS1WERASA0A1A2A3A4A5A6A7A8RASWEWECASD0D1D2D3D4D5D6D7CASRASA0A1A2A3A4A5A6A7A8RASWEWECASD0D1D2D3D4D5D6D7CASD0D7D8D15Data Bus From Address Bus 256K X 8 256K X 8 256K X 8 256K X 8 DRAM CONTROLER的刷新vDRAM的刷新相關(guān)問(wèn)題刷新操作：讀操作；按行刷新、所有芯片同時(shí)進(jìn)行 ；刷新操作與CPU訪問(wèn)內(nèi)存分開(kāi)進(jìn)行；刷

20、新周期：2ms, 4ms, 6ms, 16ms；刷新地址，刷新地址計(jì)數(shù)器 41256A8（256K8） 256K218，所以刷新地址是9位（二進(jìn)制），刷新地址計(jì)數(shù)器是9位計(jì)數(shù)器。的刷新vDRAM的刷新方式集中刷新 ：將刷新周期分成兩部分，在一個(gè)時(shí)間段內(nèi)刷新存儲(chǔ)器所有行，此時(shí)CPU停止訪問(wèn)內(nèi)存，另一個(gè)時(shí)間段CPU訪問(wèn)內(nèi)存，刷新電路不工作。分散隱含刷新：與刷新電路交替訪問(wèn)內(nèi)存，一個(gè)存儲(chǔ)周期刷新行，下一個(gè)存儲(chǔ)周期刷新另一行，直至最后行后，又開(kāi)始刷新第行。同行兩次被刷新的時(shí)間間隔可能小于存儲(chǔ)芯片的刷新周期。分布式刷新：保證在一個(gè)刷新周期內(nèi)將存儲(chǔ)芯片內(nèi)的所有行刷新一遍，可能等時(shí)間間距，也可能不等。的刷新

21、v 刷新方式集中式刷新周期刷新刷新刷新最訪內(nèi)訪內(nèi)訪內(nèi)訪內(nèi)訪內(nèi)第行第行后行分散式刷新周期訪內(nèi)刷新第行訪內(nèi)刷新第行訪內(nèi)刷新第行訪內(nèi)刷新最后行訪內(nèi)訪內(nèi)刷新第行訪內(nèi)異步（分布）式刷新周期刷新訪內(nèi)訪內(nèi)第行訪內(nèi)刷新最后行一主存儲(chǔ)器的組成與工作原理二高速緩沖存儲(chǔ)器的結(jié)構(gòu)與工作原理三磁表面存儲(chǔ)器高速緩沖存儲(chǔ)器（）的結(jié)構(gòu)vCache產(chǎn)生的前提單級(jí)存儲(chǔ)系統(tǒng)中，主存的存儲(chǔ)速度與CPU的速度不匹配，造成CPU資源的浪費(fèi)；程序運(yùn)行時(shí)訪問(wèn)內(nèi)存在一定的時(shí)間內(nèi)存在明顯的局部性；存在比主存普遍采用的DRAM速度更快的存儲(chǔ)單元電路；在CPU與內(nèi)存之間設(shè)置一個(gè)高速的容量相對(duì)小的存儲(chǔ)機(jī)構(gòu)，把CPU正在執(zhí)行的指令或數(shù)據(jù)附近一部分主存內(nèi)

22、容取來(lái)保存在這個(gè)存儲(chǔ)機(jī)構(gòu)中，供CPU使用。在一段時(shí)間內(nèi)CPU可以減少訪問(wèn)內(nèi)存的頻度，提高運(yùn)行效率。這個(gè)存儲(chǔ)機(jī)構(gòu)就是高速緩沖存儲(chǔ)器（CACHE）。CPUWordCacheBlockMain Memory高速緩沖存儲(chǔ)器（）的結(jié)構(gòu)vCache要解決的問(wèn)題提供快速訪問(wèn)的能力；具有存取數(shù)據(jù)的能力和與主存交換數(shù)據(jù)的能力；由于CPU總是以主存地址訪問(wèn)存儲(chǔ)器，所以CACHE應(yīng)具備判斷CPU當(dāng)前要訪問(wèn)的內(nèi)容是否在 CACHE中的能力，并具有將主存地址轉(zhuǎn)換成CACHE地址的能力，或者具有根據(jù)主存地址在中訪問(wèn)到相應(yīng)數(shù)據(jù)單元的能力。具備在CACHE容量不夠的前提下替換 CACHE中的內(nèi)容的決策機(jī)制。高速緩沖存儲(chǔ)器（）

23、的結(jié)構(gòu)vCache的基本結(jié)構(gòu)存儲(chǔ)機(jī)構(gòu)：保存數(shù)據(jù)，存取數(shù)據(jù)，一般采用構(gòu)成。以（若干字）為單位；地址機(jī)構(gòu)：地址比較機(jī)制，地址轉(zhuǎn)換機(jī)制，地址標(biāo)示（），一個(gè)具有一個(gè)（實(shí)際上可以是一個(gè)寄存器）；替換機(jī)制：記錄的使用情況，替換策略；TagTagTagTagBlockBlockBlockBlockCache 的基本結(jié)構(gòu)MainMemoryBlockBlock高速緩沖存儲(chǔ)器（）的原理vCache的有關(guān)術(shù)語(yǔ)數(shù)據(jù)塊（Block）：CACHE與主存的基本劃分單位，也是主存與CACHE一次交換數(shù)據(jù)的最小單位，由多個(gè)字節(jié)（字）組成。標(biāo)記（Tag）：地址標(biāo)記， CACHE每一Block有一個(gè)唯一的標(biāo)記，用來(lái)記錄該Bloc

24、k對(duì)應(yīng)的在主存中副本的地址信息，主要用于地址比較和地址映射。組(Set)：若干塊(Block)構(gòu)成一個(gè)組，地址比較一般能在組內(nèi)各塊間同時(shí)進(jìn)行。路(Way)： Cache相關(guān)聯(lián)的等級(jí)，每一路具有獨(dú)立的地址比較機(jī)構(gòu)，各路地址比較能同時(shí)進(jìn)行（一般與組結(jié)合），路數(shù)等于一組內(nèi)的塊數(shù)。高速緩沖存儲(chǔ)器（）的原理組1組2組3組nTagTagTagTagBlockBlockBlockBlock路1TagTagTagTagBlockBlockBlockBlockTagTagTagTagBlockBlockBlockBlockTagTagTagTagBlockBlockBlockBlock路44路組相連Cache

25、的基本結(jié)構(gòu)的工作原理vCache的讀操作開(kāi) 始接 收 來(lái) 自 的 存儲(chǔ) 器 地 址中 包 含該 數(shù) 據(jù) 塊 嗎 ？Yes從 中 讀 取 數(shù)據(jù) 交 N o從 主 存 中 讀 取 數(shù)據(jù)在 中 分 配 一 數(shù) 據(jù) 塊從 主 存 讀 取 當(dāng) 前結(jié) 束當(dāng) 前 數(shù) 據(jù) 交 給 數(shù) 據(jù) 塊 到 與主存之間的映射v 全相聯(lián)映射（Associative Mapping） 主存分為若干Block，Cache按同樣大小分成若干 Block，Cache中的Block數(shù)目顯然比主存的Block數(shù)少得多。 主存中的某一Block可以映射到Cache中的任意一 Blcok。M a i n M e m o r yB l o

26、c k 0T a gC a c h eB l o c k 0B l o c k 1B l o c k 2B l o c k 2 - 1B l o c k 1B l o c k 2B l o c k iB l o c k 2 - 1與主存之間的映射v 全相聯(lián)映射的地址 主存的地址格式：Block NumberOffset Cache的Tag內(nèi)容：主存中與該 Cache數(shù)據(jù)塊對(duì)應(yīng)的數(shù)據(jù)塊的塊地址。v 全相聯(lián)映射舉例 主存：16M Bytes Cache：64K Bytes Block：8 Bytesv 解答 主存共分為：2M Blocks 主存地址：24為，其中高 21位為塊地址，低3位為塊內(nèi)地址

27、（塊內(nèi)偏移） Cache共分為：8K Blocks Cache的Tag應(yīng)該為21位。與主存之間的映射Memory AddressBlock NumberOffset全相聯(lián)映射的CacheTagCACHEDataBlock0Block1組織比較HitBlockn-1與主存之間的映射v組相聯(lián)映射（ Set Associative Mapping）映射關(guān)系：Cache 分成K 組，每組分成 塊；主存的塊J 以下列原則映射到Cache 的組I 中的任何一塊。I = J mod K實(shí)際上主存與Cache都分成 K 組，主存每一組內(nèi)的塊數(shù)與Cache一組內(nèi)的塊數(shù)不一致, 主存組M內(nèi)的某一塊只能映射到Cac

28、he組 M內(nèi),但可以是組M內(nèi)的任意一塊.TagBlock 0Block 1Block k-1CacheTagSet 0Set 1Set kBlock kBlock k+1Block 2k-1Block 0Block 1Block k-1Main MemoryBlock kBlock k+1Block 2k-1Block (m-1)kBlock (m-1)k+1Block mk-1與主存之間的映射v 組相聯(lián)映射 主存的地址格式：組內(nèi)塊地址組地址塊內(nèi)偏移 Cache的Tag內(nèi)容：主存中與該 Cache數(shù)據(jù)塊對(duì)應(yīng)的數(shù)據(jù)塊的組內(nèi)塊地址。v 組相聯(lián)映射舉例 主存：16M Bytes Cache：64K

29、Bytes Block：8 Bytes Set : 2K Sets Way : 4 Waysv 解答 主存: 2M Blocks, 2K Sets, 1K Bolcks/Set Cache: 8K Blocks, 2K Sets, 4 Blocks/Set 主存地址：24為，其中高 10位為組內(nèi)塊地址，中間11位為組地址，低 3位為塊內(nèi)地址 Cache的Tag應(yīng)該為10位。與主存之間的映射Memory AddressBlock # of SetSet #Offset組相聯(lián)映射的Cache組織比較HitTagCACHEDataBlock 0Block 1Block LBlock 0Block 1

30、Block LSet 0Set 1的其他問(wèn)題v 替換策略：LRU,LFU,FIFOv 數(shù)據(jù)一致性問(wèn)題：WriteBack， WriteThroughv 兩層存儲(chǔ)結(jié)構(gòu)的存儲(chǔ)訪問(wèn)時(shí)間：H為Cache命中率T1為Cache的訪問(wèn)時(shí)間，T2為主存的訪問(wèn)時(shí)間則系統(tǒng)訪問(wèn)時(shí)間 T1 H + （1 - H）u65288XT1 + T2）的其他問(wèn)題v兩路組相聯(lián)Cache的機(jī)構(gòu)組內(nèi)塊地址組地址塊內(nèi)地址有效位組地址組內(nèi)塊地址組地址有效位比較器塊內(nèi)地址字選擇字選擇比較器字選擇一主存儲(chǔ)器的組成與工作原理二高速緩沖存儲(chǔ)器的結(jié)構(gòu)與工作原理三磁表面存儲(chǔ)器1硬磁盤(pán)存儲(chǔ)器的基本結(jié)構(gòu)v 數(shù)據(jù)結(jié)構(gòu)與格式扇區(qū)空隙 數(shù)據(jù)結(jié)構(gòu)：磁道（柱面：Cylinder）盤(pán)面（磁頭：Head