eda技術與vhdl設計答案

1、eda 技術與 vhdl 設計答案 【篇一： eda 技術與 vhdl 復習練習題】/p 一、填空題1、pld 的中文含義是： _ 。 2、asic 的中文含義是：_ 。3、“與或 ”結構的可編程邏輯器件主要由四部分構成： _ 、_ 、_ 和_ 。4、可編程邏輯器件結構圖中一般用 “x”表示此編程單元為 _ 。6、可編程邏輯器件結構圖中無任何標記表示此編程單元為_ 。7、可編程邏輯器件按規(guī)模的大小一般分為 _ 和_ 。8、低密度可編程邏輯器件的主要有 _ 和_ 。9、gal 器件_ 取代全部 pal 器件。 10、pal 器件只能_ 次編程。 11 、gal 器件能 _ 次編程。12、gal

2、器件_ 取代 ttl 器件。 13、gal 器件采用 _擦除。 14、pal 和 gal 器件_ 在系統(tǒng)編程。 15、pal 和 gal 器件需要使用_ 編程。 二、選擇題 1、可編程邏輯器件 pld 的基本結構形式是 _: a：與 與 b：與 或 c：或 與 d ：或或 2、可以多次編程的器件是 _:a ：prom b ：plac ：pal d ：gal3、pld 器件未編程時 _:a：有邏輯功能 b：沒有邏輯功能 c：pal 器件有邏輯功能 d：gal器件有邏輯功能 4、gal 器件可以用 擦除:a：普通光 b：紫外線 c：紅外線 d：電5、gal16v8 器件的輸出引腳最多有 _:a ：

3、16b ：4 c ：8 d ： 206、pal16v8 器件的輸入引腳最多有 _:a ：16 b：4 c：8 d：20 7、gal16v8 不能取代 _:a ：pal16v b ：74ls138c：74ls373 d ：isplsi1032e-70plcc848、gal16v8 的_ 不可編程 : a：與陣列 b：或陣列 c：輸出邏輯宏單元 olmc d ：a、b 都 三、判斷題 1、gal 器件的輸出邏輯宏單元 olmc 不能實現(xiàn) pal 器件的所有 輸出形式。（ ）2、pal 器件只能一次編程。（） 3、gal 器件只能一次編程。（）4、pal 和 gal 器件需要使用專門的編程器編程。

4、5、pal 器件可以在系統(tǒng)編程。（ ） 6、gal 器件可以在系統(tǒng)編程。（ ） 7、pal 器件可以取代 gal 器件。（ ） 8、gal 器件可以取代 pal 器件。（ ） 9、gal 器件可以使用紫外線擦除。（ ） 10、gal 器件 olmc 不可編程。（ ） 11、gal 器件不能加密。（ ）答案:一、填空題1、可編程邏輯器件 2、專用集成電路 3、輸入電路、可編程 “與 ”陣列、可編程或陣列、輸出電路 4、編程連接 5、固定連接6、不連接 7、低密度可編程邏輯器件、髙密度可編程邏輯器件 8、pal 、gal9 、可以 10、一 11、多 12、可以 13、電 14、不能 15、編程器

5、 二、選擇題1、b 2 、d 3 、b 4 、d 5 、c 6 、a 7 、d 8 、b 三、判斷題1、x 2 、 3、x 4、 5、x6、x 7 、x 8 、 9、x 10 、x 11 、x習題二一、填空題1、髙密度可編程邏輯器件的主要有 _ 和_ 。2、cpld 的中文含義是 _ 。 3、fpga 的中文含義是_ 。 4、fpga 的_ 加密。 5、cpld 的_加密。6、cpld 的集成度 _ 于 pal 和 gal 。 7、cpld 的內部延時_ 。 8、fpga 的內部延時 _ 。9、cpld 的一般采用 “_”結構。 10、fpga 的一般采用“_ ”結構。 11、fpga 的一般

6、采用 _ 工藝。 12、斷電后， fpga 器件中的配置數(shù)據(jù)會自動 _ 。13、斷電后， cpld 中的數(shù)據(jù)不會 _ 。 14、在系統(tǒng)可編程 cpld和 fpga_ 編程器編程。15、cpld 和 fpga 的 i/o 端數(shù)和觸發(fā)器比 pal 和 gal_ 。 二、選擇題 1、cpld 內部含有多個邏輯單元塊，每個邏輯單元塊相當于一個（）器件: a：pal b ：gal c ：fpga d ：eprom 2 、高密度 isplsi1000 系列器件的基本邏輯單元是 :a：全局布線區(qū) grpb ：通用邏輯塊 glbc ：輸入輸出單元 ioc d ：輸出布線區(qū) cdn 3 、對 cpld 器件特點

7、描述正確的是 :a：不能多次編程b：可以多次編程c：使用紫外線擦除 d：使用紅外線擦除 4、對 cpld 器件特點描述正確的是 : a：不能多次編程 b：集成度低于 pal 和 galc ：內部觸發(fā)器少 d：可以加密 5、對 fpga 器件特點描述正確的是 : a：采用 eeprom 工藝 b：采用 sram 工藝 c：集成度比 pal 和 gal低 d：斷電后配置數(shù)據(jù)不丟失 6、只能一次編程的器件是 :a：pal b ：gal c ：cpld d ：fpga 7 、可以進行在系統(tǒng)編程的器件是 :a：eprom b：pal c：gal d：cpld 8、cpld 和 fpga 的不同特性 :a

8、：高密度 b：髙速度 c：在系統(tǒng)編程 d ：加密9、可以進行在系統(tǒng)編程的器件是 : a：eprom b ：pal c ：gal d ：fpga 10 、在系統(tǒng)可編程器件一般使用計算機的（ ）編程 :a：串口 b：并口 c：usb 口 d：vga 口 三、判斷題 1、在系統(tǒng)可編程器件需使用編程器編程。 2、在系統(tǒng)可編程器件不能先焊接后編程。 3、使用在系統(tǒng)可編程器件設計的電子產(chǎn)品不能升級。（ ）4、cpld 不能加密。（ ） 5、斷電后 cpld 中的數(shù)據(jù)會丟失。（ ） 6、斷電后 fpga 中的數(shù)據(jù)會丟失。（ ） 7、fpga 能加密。（ ）8、cpld 的內部延時確定。（ ） 9、fpga

9、的內部延時確定。（ ）答案:一、填空題 1、cpld 、fpga 2 、復雜可編程邏輯器件 3、現(xiàn)場可編程門陣列 4、不能 5、能 6、髙 7、確定 8、不確定 9、與或陣列 10、查找表 11 、sram12 、丟失 13、丟失 14、不需 15、多 二、選擇題1、b 2 、b 3 、b 4 、d 5 、b 6 、a 7、d 8 、d 9 、d 10 、b 三、判斷題1、x 2 、x 3 、x 4、x 5、x 6 、 7x 8 9x 習題三一、填空題1、vhdl 語言是 _ 標準化語言。2、一個完整的 vhdl 程序包含： _ 、_ 、_ 、 _ 、_ 五個部分。3、_ 部份說明了設計模塊的

10、輸入 /輸出接口信號或引腳。4、_ 部份描述了設計模塊的具體邏輯功能。5、vhdl 提供了四種端口模式： _ 、_ 、_ 、 _ 。6、關鍵字實體的英文是： _ 。 7、關鍵字結構體的英文是：_ 。 8、vhdl 語言常用的庫有： _ 、_ 、 _ 。9、結構體的描述方式主要有： _ 和_ 。 10、ieee 庫常用的程 序包有： _ 、_ 、 _ 。11、程序包由： _ 和_ 構成 二、選擇題1、語言程序結構中必不可少的部分是：（ ）（a）庫（ b）程序包（ c）配置（ d）實體和結構體2、語言端口模式中不允許內部引用該端口信號的是（）：（a） （b）（ c） （d） 3、下面哪種 vhdl

11、 庫使用時不需聲明（）：（ a）ieee 庫 （b）asic 庫（c）work 庫 （d）altera 庫 4、下面哪種 vhdl 庫使用時不需聲明（）：（ a）ieee 庫 （b）asic 庫（c）std 庫 （d）altera 庫 5、能反饋輸出信號至內部的端口模式是（）：（a） （b）（c） （d） 6、clk 為輸入信號，其正確的端口說明是：（ ） （a）clk ：in bit（b）clk ：out bit （c）clk ：inout bit （d）clk ：buffer bit7、q0 為輸出信號，但內部設計會用到其反饋信號，其正確的端口說明是：（ ）（a）clk ：in bit （

12、b）clk ：out bit （c）clk ：inout bit （d）clk ：buffer bit 8 、std_logic_1164 程序包的正確聲明方法是：（ ）（a）use std_logic_1164 （b）use ieee.std_logic_1164 （c） use ieee.std_logic_1164.all （d）use work.std_logic_1164.all 9 、類屬說明的正確格式是：（ ） （a）generic(delay:time=20us);（b）generic(delay:time:=20us); （c）generic(delaytime=20us);

13、 （d）generic(delay=time:=20us);10、使用 std_logic 數(shù)據(jù)類型，必須聲明庫（）（a）altera （b）std （c）ieee （d）work 三、判斷題1、ieee 庫使用時必須聲明。 （） 2、實體（ entity ）不是 vhdl 程序所必須的。 3、一個實體只能有一個結構體。 （） 4、out 模式的信號也可在表達式的右邊使用。 5、inout 是雙向信號，在表達式的右邊使用時信號來自外部。 （）6、buffer 也可在表達式的右邊使用，但其含義是指內部反饋信號。（）7、結構體內部定義的數(shù)據(jù)類型、常數(shù)、函數(shù)、過程只能用于該結構體。（）8、std 庫

14、使用時也必須聲明。 （） 9、庫的好處是可使設計者共享設計成果。10、庫的說明語句必須放在實體前面。 （） 11、配置用于描述層與層之間的連接關系和實體與結構體之間的關系。（）12、類屬參量為實體和外部環(huán)境通信提供一種靜態(tài)信息通道，類屬的值可以由設計實體外部提供。 （ ）答案:一、填空題1、ieee 2 、實體、結構體、庫、程序包、配置 3、實體 4、結構體5、in 、out 、inout 、buffer 6 、entity 7 、architecture8、ieee 庫、std 庫、work 庫 9、行為描述、數(shù)據(jù)流描述10、std_logic_1164 、std_logic_unsigne

15、d 、std_logic_arith11、程序包首、程序包體 二、選擇題1、d 2 、b 3 、c 4 、c 5 、c 6、a 7、d 8、c 9、b 10 、c 三、判斷題1、 2、x 3 、x 4、x 5 、 6、7、 8、x 9 、 1 0、 1 1、 12、 習題四一、填空題1、布爾類型（ boolean ）的取值只有 _ 和_ 。2、位類型（ bit ）的取值只有 _ 和_ 。 3、signalb:bit_vector(6 to 0), 信號 b 被定義為 _ 位位寬。 4、僅能用于仿真的數(shù)據(jù)類型有 _ 、_ 。 5、a，a是不 同的_ 。 6、字符串是用 _ 括起來的一個字符序列。

16、 7、錯誤等級類型用來表示系統(tǒng)的狀態(tài)，共有四種錯誤等級： _ 、_ 、 _ 、_ 。 8、vhdl 語言有 4 類操作符： _ 、_ 、_ 、_ 。9、算術運算符 “/、”“mod”、“rem”可綜合的分母 /底必須是 _的乘方。 10、vhdl 的數(shù)據(jù)對象有： _ 、_ 、 _ 和 。 二、選擇題 1、type week is （sun ，mon ，tue ，wed ，thr ，fri ，sat ）；week 的數(shù)據(jù)類型是（ ） （a）字符（ b）bit （c）std_logic （d）枚舉 2、語言優(yōu)先級最高的運算符是（）： （a）and （b）or （c）not （d）xor 3、變量不

17、能使用的程序結構部分是（）： （a）結構體 （b）進程（c）函數(shù) （d）過程 4、變量不能使用的程序結構部分是（）： （a）實體 （b）進程（c）函數(shù) （d）過程5、能在進程之間傳遞信息的數(shù)據(jù)對象是（）：（a）常量 （b）變量（ c）信號 （d）文件6、a 已定義為信號， b 已定義為變量，下面正確的表達是：（ ）（a）a:=b （b ）a=b （c）b:=a （d）b=a 7、signal a:bit; signal b:bit_vector(1 downto 0); 下面正確的表達式是：( ) （a）b=a （b）a=b （c）a=b(0) （d）a:=b(0) 8、signal a,b:

18、bit; signal y:bit_vector(1 downto 0); 下面正確的表達式是： ( ) （a）y=a （b）y=b （c）y=b and a （d）y=ba 9 、常量的正確格式是：（ ） （a）constant vcc:real=5.0 ; （b）constant vcc:real:=5.0 ; （c）constant vcc real=5.0 ; （d）constant vcc:=5.0 ;10、a 的初值為 0；執(zhí)行語句 a=a+1;a=a+1; a=a+1; 后，a 的值為（）（a）0 （b）1 （c）2 （d）3 11 、a 的初值為 0；執(zhí)行語句a:=a+1;a:

19、=a+1; a:=a+1; 后，a 的值為（） （a）0 （b）1 （c）2（d）3 三、判斷題1、布爾類型只能進行關系運算，不能進行算術運算。 （）2、整數(shù)類型使用時必須限定其范圍。 （） 3、實數(shù)類型不能用于邏輯綜合。 （） 4、時間類型可以用于邏輯綜合。 （） 5、數(shù)組是將相同類型的數(shù)據(jù)集合在一起所形成的一個新的數(shù)據(jù)類型。 （） 6、type 定義的數(shù)據(jù)類型是一個 “新 ”類型。（） 7、subtype 定義的數(shù)據(jù)類型是原類型的一個子集，仍屬原類型。（）8、vhdl 語言是一種類型特性很強的語言，要求操作對象和操作數(shù)的數(shù)據(jù)類型必須一致，不能將不同類型的信號連接起來。（）9、vhdl 語言

20、運算符沒有優(yōu)先級。（）10、使用算術運算時，應嚴格遵循賦值語句兩邊的數(shù)據(jù)的位長一致。（）11、無論是什么樣的運算表達式都能進行邏輯綜合。（）12、常量的設置是為了使設計中的常數(shù)更容易閱讀和修改。（）13、變量能用于進程之間傳遞信號。（） 14、變量是個局部量，其賦值是立即生效的。 15、信號是個全局量，其賦值是立即生效的。16、vhdl 仿真器允許變量和信號設置初值，但 vhdl 綜合器則不會對其綜合處理。（）答案:一、填空題1、true false 2 、1、0 3、74、時間類型、實數(shù)類型 5、字符 6、雙引號 7、note 、warning 、error 、failure8、邏輯運算、關

21、系運算、算術運算、并值運算 9、2 10 、常量、變量、信號、文件 二、選擇題1、 2、 3、 4、x 5、 6、 7、 8、 9、x 10 、 11、x 12 、 1 3、x 14 、 1 5、x 16 、 習題五一、填空題1、順序語句只能在 _ 、_ 、_ 內部使用。2、vhdl 語言常用順序描述語句有： _ 、_ 、_ 。3、wait _ a,b;4、wait _ clk enent and clk= 1、i;f 5ab _ y=a; _ cd _ y=b; end if;6、case sel _when 0 = q=i0;when 1 = q=i1;when _ = null; edn

22、 _; 7、for i in 0 _ 9 loop tmp:=tmp+1; end _;8、block 內的語句是 _ 語句。9、進程由 _ 、_ 、_ 三部份構成。 10、并行信號賦值語句有三種 _ 、_ 、_ 。11、選擇信號賦值語句的每一子句后是 _ 號，最后一句是_ 號。12、元件例化語句有 _ 關聯(lián)和 _ 關聯(lián)兩種方式。13、gal 器件采用 _ 擦除。 14、pal 和 gal 器件_ 在系統(tǒng)編程。 15、pal 和 gal 器件需要使用_ 編程。 二、選擇題 1、不是順序語句使用的程序部分是 _:a ：進程內部 b：函數(shù)內部 c：過程內部 d：結構體內部2、不是順序語句是 _:a

23、 ：processb ：ifc ：cased ：loop 3 、不是順序語句是 _:a ：block b ：ifc ：cased ：wait4、不是順序語句是 _:a ：componentb ：ifc ：case d ：loop5、在下面程序結構 _ 中執(zhí)行的語句是并行語句 :a：進程 b：函數(shù) c：過程 d：結構體6、布爾表達式 y=ab+c 的正確表達式是 _:a ：y=a and b orc; b ：y= a and (b or c)c ：y=ac+c d ：y=a and b +c 7 、進程內不能定義:a：常量 b：變量 c ：信號 d：子程序 8、進程之間通過_傳遞信息 :a：變量

24、 b：信號 c ：函數(shù) d：過程 9、有優(yōu)先級關系的語句是 _:a ：if b ：loop c ：case d ：null 10 、有優(yōu)先級關系的語句是 _:a ：簡單賦值語句 b：條件賦值語句 c：選擇賦值語 句 d：元件例化語句 三、判斷題1、順序語句按語句的先后順序執(zhí)行。（ ） 2、進程語句本身是并行語句，但其內部是順序執(zhí)行的。（） 3、函數(shù)內部也可以有并行描述語句。（） 4、進程內部也可有并行描述語句。（） 5、case語句應將表達式的所有取值都列出來。 6、for loop循環(huán)中使用的變量需預先定義。 7、next語句只能跳出本次循環(huán)。（ ） 8、exit語句結束整個循環(huán)。（ ）9、

25、wait for 20ns 也能進行綜合。（ ） 10、并行語句在結構體中執(zhí)行是同步的，其執(zhí)行方式與程序書寫順序無關。（ ） 11、一個結構體只能有一個進程。（ ） 12、進程之間可以通過變量傳遞信息。（ ）13、進程只有在其敏感信號發(fā)生變化時才被執(zhí)行。 （ ）14、進程內定義的是局部量。（ ） 15、條件信號賦值語句有優(yōu)先 級的關系。（ ）16、選擇信號賦值語句不允許有條件重疊現(xiàn)象。 17、 條件信號賦值語句允許有條件涵蓋不全現(xiàn)象。（ ）18、元件例化語句位置關聯(lián)時位置必須一一對應。（ ）答案 :一、填空題1、進程、函數(shù)、過程 2、if 、case 、loop 3 、on 4 、until5

26、、thenelsifthen 6 、is others case 7 、to loop 8 、并行9、敏感信號參數(shù)表、說明部分、順序描述語句部分10、簡單信號賦值語句、條件信號賦值語句、選擇信號賦值語句 11、逗、分12、位置、名字 二、選擇題 1、d 2 、a 3、a 4、a 5、d 6、a 7、c8、b 9、a 10 、b三、判斷題 1、 2、 3、x 4、x 5 、 6、x 7、 8、 9、x 10 、11、x 12 、x 13 、 14、 15、 16、 1 7、 1 8、【篇二： eda 技術與 vhdl 語言設計】s=txt 課程設計題 目： 交通燈控制器姓 名： * 院 系： 電

27、子信息工程系 專 業(yè)：電子信息工程班 級： 電信 112 班 學 號： * 指導教師： *2013 年 6 月交通燈控制器 *（電子信息工程學系 指導教師： *） 摘要：傳統(tǒng)的交通燈控制器多數(shù)由單片機實現(xiàn)，本文介紹基于 eda技術設計交通燈控制器的一種方案。 eda 技術的一個重要特征是使用硬件描述語言來完成系統(tǒng)的設計文件，這在電子設計領域已得到設計者的廣泛采用。給出了交通燈控制器的源程序和仿真結果，仿真結果表明該設計方案可行。關鍵詞：交通燈控制器；仿真；設計1.設計原理1.1 設計要求 設計一個十字路口交通控制器，器示意圖如圖 1.1 所示， a 方向和 b方向歌設紅（ r）、黃（ y）、

28、綠（g）、和左拐（ l）四盞燈，四種 燈按合理的順序亮滅，并能將燈亮的時間以倒計時的形式顯示出來。a 方向紅、綠、黃、左拐燈亮的時間分別為 65s 、40s、5s 、和 15s ，b 方向紅、綠、黃、左拐燈亮的時間分別為 55s 、30s 、5s 、和 15s 。1.2 功能要求兩個方向各種燈亮的時間能夠進行設置和修改，此外假設 a 方向是主干路，車流大，因此在表 1.2 交通燈控制器的狀態(tài)1.3 設計思路和原理 根據(jù)交通燈控制器要求實現(xiàn)的功能，考慮用兩個并行執(zhí)行的 always模塊來分別控制 a 和 b 兩個方向的四盞燈，這兩個 always 模塊使用同一個時鐘信號，以進行同步。也就是說，兩

29、個 always 模塊的敏感信號是同一個，每個模塊控制一個方向的四種燈按如下順序點亮，并往復循環(huán)：綠燈 黃燈 左拐燈 黃燈 紅燈。 每種燈亮的時間采用一個減法計數(shù)器進行計數(shù)，計數(shù)器用同步預置法設計，這樣只需改變計數(shù)器的 模，因此每個方向只要一個計數(shù)器進行計時即可。為便于顯示燈亮的時間，計數(shù)器的輸出均采用 bcd 碼，顯示由四個數(shù)碼管來完成， a方向和 b 方向各用兩個數(shù)碼管。2.verilog hdl 程序設計 根據(jù)整體設計要求，編寫各個功能部分 verilog hdl 程序，設置各輸入輸出變量說明如下： lampa: 控制 a 方向四盞燈的亮滅，其中，lampa0lampa3, 分別控制 a

30、 方向的左拐燈、綠燈、黃燈和紅燈 ; lampb: 控制 b 方向四盞燈的亮滅，其中， lampb0lampb3, 分別控制 b 方向的左拐燈、綠燈、黃燈和紅燈 ; acount: 用于 a 方向燈的時間顯示， 8 位，可驅動兩個數(shù)碼管；bcount: 用于 b 方向燈的時間顯示， 8 位，可驅動兩個數(shù)碼管。程序清單如下： module traffic(clk,en,lampa,lampb,acount,bcount); input clk,en; / 輸入同步時鐘和使能信號 output3:0 lampa,lampb;output7:0 acount,bcount; reg tempa,te

31、mpb;reg2:0 counta,countb; reg3:0 lampa,lampb; reg7:0 ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;reg7:0 numa,numb; always (en)if(!en)begin / 設置各種燈的計數(shù)器的預置數(shù) ared =8d30; ayellow =8d5; / 設置各種燈的計數(shù)器的預置數(shù) a 方向紅 agreen =8d45; aleft=8d15;bred =8d50; byellow =8d5; / 設置各種燈的計數(shù)器的預置數(shù) b 方向 紅 bleft=8d10; bgr

32、een =8d30; endassign acount=numa; assign bcount=numb;always (posedge clk) / 該進程控制 a 方向的四種燈 begin if(en) beginif(!tempa)begin tempa=1; case(counta)/ 控制亮燈的順序 0:beginnuma=agreen;lampa=2;counta=1;end 1:beginnuma=ayellow;lampa=4;counta=2;end 2:beginnuma=aleft;lampa=1;counta=3;end 3:beginnuma=ayellow;lamp

33、a=4;counta=4;end 4:beginnuma=ared;lampa=8;counta=0;end default: lampa=8;endcase endelse begin / 倒計時 if(numa1) if(numa3:0=0) begin numa3:0=4b1001;numa7:4=numa7:4-1;endelsenuma3:0=numa3:0-1;if(numa=2) tempa=0;end end else begin lampa=4b1000;counta=0;tempa=0;end end always (posedge clk)/ 該進程控制 b 方向的四種燈

34、 begin if(en)beginif(!tempb)begin tempb=1; case(countb) / 控制亮燈的順序 0:beginnumb=bred;lampb=8;countb=1;end 1:beginnumb=bgreen;lampb=2;countb=2;end 2:beginnumb=byellow;lampb=4;countb=3;end 3:beginnumb=bleft;lampb=1;countb=4;end 4:beginnumb=byellow;lampb=4;countb=0;end default lampb=8;endcase end else be

35、gin / 倒計時 if(numb1) if(!numb3:0) begin numb3:0=9;numb7:4=numb7:4-1;end elsenumb3:0=numb3:0-1; if(numb=2) tempb=0; endend else begin lampb=4b1000;tempb=0;countb=0;end end endmodule3.仿真在 maxplus2 軟件下創(chuàng)建工程，新建編輯設計文件，將程序輸入，整體編譯后，新建波形仿真文件。設置仿真時間，時鐘周期，輸入輸出端口，進行波形仿真。具體仿真波形圖及說明如下所示：圖 1 交通燈控制器仿真波形4.結束語：在設計中采用

36、v erilog hdl 語言設計交通燈控制系統(tǒng) , 借助其功能強大的語言結構 , 簡明的代碼描述復雜控制邏輯設計 , 在提高工作效率的同時達到求解目的 , 并可以通過 v erilog hdl 語言的綜合工具進行相應硬件電路生成 , 具有傳統(tǒng)邏輯設計方法所無法比擬的優(yōu)越性。使用 max+plus2 編寫代碼并進行時序仿真，發(fā)現(xiàn)有問題的地方及時改掉，經(jīng)過反復的操作終于達到目的。時序仿真時經(jīng)常遇到錯誤，不是沒有波形就是沒有延遲，或者是波形不能完整出現(xiàn)。但經(jīng)過反復修改程序，考慮各個可能出現(xiàn)的問題并解決，盡量與實際實用性接軌，最終基本完成設計要求。實踐證明，在編寫一個較復雜的程序時，一開始一定要畫流

37、程圖，弄清楚各個功能及實現(xiàn)它們的邏輯算法，做到心中有數(shù)后在開始下筆寫編寫程序。在編寫的時候要尤其要注意語言的規(guī)范，首先程序要邏輯清晰，簡潔明了，避免不必要的嵌套與條用，其次要適當?shù)亟o程序加上注解文字，提高可讀性，以方便之后的程序出錯時進行查找，最后充分利用仿真軟件提供的各項編譯工具與報錯消息，按圖索驥，有方向的完成程序調試。通過這次課程設計，熟悉了簡單 eda 設計的整個流程，加深了對verilog hdl 硬件描述語言的理解，提高了動手能力，并且鍛煉了自己的耐心，收獲頗豐，我會把在本次課程設計中學到的東西應用到今后的工作學習中。參考資料1 俞定玖, 劉湘慧 . gsm 數(shù)字蜂窩移動交換系統(tǒng)測

38、試 j . 電信科學 , 2000 2 張明. v erilog hdl 實用教程 m . 成都: 電子科技大學出版社, 1999 3 康華光 . 電子技術基礎 (數(shù)字部分 ) m . 北京: 高等教育 出版社, 1988 4eda 技術與 verilog 設計 王金明、冷自強 編著 科學 出版社【篇三： eda 技術 vhdl 版期末試卷 (含答案)】班級學號姓名 年級專業(yè) （本）課程名稱 eda 技術基礎 教師出題時請勿超出邊界虛線；2、學生答題前將密封線外的內容填寫清楚，答題不得超出密封線；密封線內不得答 題 3、答題請用藍、黑鋼筆或圓珠筆。 一、單項選擇題（ 30 分）1以下描述錯誤的

39、是aquartusii 是 altera 提供的 fpga/cpld 集成開發(fā)環(huán)境baltera 是世界上最大的可編程邏輯器件供應商之一cmax+plusii 是 altera 前一代 fpga/cpld 集成開發(fā)環(huán)境 quartusii的更新?lián)Q代新產(chǎn)品dquartusii 完全支持 vhdl 、verilog 的設計流程2以下工具中屬于 fpga/cpld 開發(fā)工具中的專用綜合器的是amodelsim b leonardo spectrum c active hdldquartusii3以下器件中屬于 xilinx 公司生產(chǎn)的是 aisplsi 系列器件bmax 系列器件cxc9500 系列

40、器件 dflex 系列器件4以下關于信號和變量的描述中錯誤的是 a信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它的性質類似于連接線b信號的定義范圍是結構體、進程 /在整個結構體的任何地方都能使用c除了沒有方向說明以外，信號與實體的端口概念是一致的5以下關于狀態(tài)機的描述中正確的是班級 學號 姓名 d 在進程中不能將變量列入敏感信號列表中amoore 型狀態(tài)機其輸出是當前狀態(tài)和所有輸入的函數(shù) 密封線內不得答 題 /mealy 型狀態(tài)機其輸出信號是當前狀態(tài)和當前輸入的函數(shù)b與 moore 型狀態(tài)機相比， mealy 型的輸出變化要領先一個時鐘周期cmealy 型狀態(tài)機其輸出是當前狀態(tài)的函數(shù)d以上都不對6下列標識符中，app0 b end c not_ack d sig7大規(guī)模可編程器件主要有 fpga 、cpld 兩類，下列對 cpld 結構與工作原理的描述中