dds任意波形發(fā)生器設(shè)計

1、 目錄 1.1 DDS的基本結(jié)構(gòu)21.2 DDS的工作特點41.3 DDS的技術(shù)指標51.4實現(xiàn)方案715硬件結(jié)構(gòu)說明71.6設(shè)計過程81.7頻率測量181.8誤差與雜散分析19 DDS(Direct Digital Synthesis)的概念首先由美國學者JTierncy,CMRadar和BGold在1971年提出，但限于當時的技術(shù)和工藝水平，DDS技術(shù)僅僅限于理論研究，而沒有應用到實際中去。近20年來，隨著VLSI(Very Large Scale Integration)，F(xiàn)PGA(Field Programmable Gates Array)以及DSP(Digital Signal P

2、rocessing)的發(fā)展，這種結(jié)構(gòu)獨特的頻率合成技術(shù)得到了飛速發(fā)展。目前該技術(shù)已經(jīng)被廣泛用于接收機本振、信號發(fā)生器、通信系統(tǒng)、雷達系統(tǒng)等相關(guān)領(lǐng)域中。1.1 DDS的基本結(jié)構(gòu)DDS(Direct Digital Synthesis)技術(shù)設(shè)計思想是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。它包括數(shù)字器件與模擬器件兩部分，主要有相位累加器、ROM波形查詢表、數(shù)模轉(zhuǎn)換器組成。其基本框圖如下。(1) 相位累加器是DDS的核心部分。 一般是由數(shù)字全加器和數(shù)字寄存器組成，實現(xiàn)相位累加。如下圖所示。一般DDS的累加器都采用二進制，線性數(shù)字信號通過相位累加器實現(xiàn)逐級的累加。假設(shè)累加器字長為N，頻率控制字為

3、K，控制時鐘頻率為fc，系統(tǒng)在同一個時鐘下工作，每個時鐘周期加法器做一次累加計算。因為累加器的滿偏是2N，所以累加一次，相當于做一次2N模的運算。得到的和作為相位值。(2) 波形函數(shù)存儲在ROM中。 根據(jù)累加器輸出的相位值，作為地址，尋找存儲在ROM中的波形函數(shù)的幅度量化值，完成相位到幅值的轉(zhuǎn)換，輸出相對應的序列。(3) 數(shù)模轉(zhuǎn)換器DAC是DDS中的重要部分。 經(jīng)過查表以后得到的是離散的脈沖信號，通過數(shù)模轉(zhuǎn)換器將轉(zhuǎn)換成為連續(xù)平滑的信號。DDS輸出的最高頻率主要跟DAC的性能有關(guān)。因為一個正弦周期內(nèi)采樣點越少，越容易發(fā)生失真現(xiàn)象。為了獲得較為理想的信號，一般DAC之后都會接一平滑濾波器。下圖可以

4、直觀的顯示出各部件在波形輸出過程中的效果。1.2 DDS的工作特點DDS技術(shù)同傳統(tǒng)的頻率合成技術(shù)相比，具有以下幾個突出的優(yōu)點1、極高的頻率分辨率由知，分辨率由參考時鐘頻率與相位累加器的字長決定。理論上只要控制N的位數(shù)，就可以獲得相應的頻率分辨精。只要增加相位寄存器的位數(shù)即可獲得高精度的頻率分辨率，大多數(shù)DDS的分辨率在Hz、mHz甚至uHz。2、極快的頻率切換速度DDS是一個開環(huán)系統(tǒng)，沒有反饋系統(tǒng)，頻率轉(zhuǎn)換時間主要由低通濾波器的時延決定。所以，頻率建立及切換快慢與頻率分辨率、頻譜純度相互獨立。高速的DDS頻率切換時間極短，一般可達到ns量級。3、易于實現(xiàn)各種數(shù)字調(diào)制由于信號的頻率、相位、幅度均

5、可由數(shù)字信號控制，所以可以通過預置內(nèi)部相位累加器的初始值控制輸出信號，調(diào)幅時直接在表輸出端對幅度進行控制，調(diào)相時在相位累加器輸出端直接加上調(diào)制信號，調(diào)頻通過頻率控制字進行。DDS很容易對AM、PSK、FSK等高精度數(shù)字調(diào)制和高精度正交調(diào)制。4、連續(xù)的相位變化因為DDS是個開環(huán)系統(tǒng)，故當一個轉(zhuǎn)換頻率的指令加在DDS的數(shù)據(jù)輸入端時，它會迅速合成所需的頻率信號。改變相位控制字，根本上就是改變了信號的相位增速。在輸出信號上沒有疊加任何電流脈沖，輸出變化是一個平穩(wěn)的過渡過程，且相位連續(xù)。5、較低的相位噪聲和低漂移DDS系統(tǒng)中合成信號的頻率穩(wěn)定度直接由參考源的頻率穩(wěn)定度決定，合成信號的相位噪聲與參考源的相

6、位噪聲相同。6、集成度高DDS中幾乎所有的部件都屬于數(shù)字信號處理部件，系統(tǒng)有易于集成，功耗低，體積小，重量輕等工藝上的優(yōu)點。1.3 DDS的技術(shù)指標能夠輸出的波形：正弦波、方波等固定波形和任意波形。輸出頻率范圍：信號發(fā)生器能產(chǎn)生的信號頻率范圍，如本設(shè)計中固定波形輸出頻率范圍為1Hz-l MHz頻率準確度：信號發(fā)生器度盤數(shù)值與實際輸出信號頻率間的偏差，通常用相對誤差表示：，頻率準確度實際上是輸出信號頻率的工作誤差。 頻譜純度：信號發(fā)生器都需要產(chǎn)生理想的波形，但是頻譜有來自高次諧波、非諧波和噪聲的干擾，影響了頻譜的純度，因此頻譜的純凈對于信號是非常重要的。 輸出電平及阻抗：輸出電平時輸出信號幅度的

7、有效范圍，即由產(chǎn)品標準規(guī)定的信號發(fā)生器的最大輸出電壓和最大輸出功率及其衰減范圍內(nèi)所得到輸出幅度的有效范圍。輸出阻抗視不同類型而異。 失真度：由于信號發(fā)生器內(nèi)部放大器等器件的非線性導致輸出信號的非線性失真，以及其他諧波分量，非線性失真系數(shù)為： 調(diào)制特性：如調(diào)幅信號、調(diào)頻信號與調(diào)相和脈沖調(diào)制等。1.4實現(xiàn)方案 基于FPGA實現(xiàn)DDS功能，通過單片機實現(xiàn)控制。此方案的核心在于FPGA的設(shè)計實現(xiàn)邏輯功能，通過對存儲器查表后輸出信號，由相連接的數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為要求的波形。單片機作為控制器，易于控制與調(diào)試。系統(tǒng)框圖如下：15硬件結(jié)構(gòu)說明1.6設(shè)計過程在本系統(tǒng)中，DDS是任意波形實現(xiàn)的技術(shù)關(guān)鍵，其核心為相位

8、累加器(全加器與數(shù)字寄存器)與ROM波形查詢表構(gòu)成。那么我們設(shè)計DDS的框圖如下 建立一個模塊實現(xiàn)從單片機接收來的頻率控制字的寄存功能，作為寄存器。全加器實現(xiàn)20位的相位累加，通過頻率控制字作為步長進行控制。由于FPGA內(nèi)輸出位數(shù)有限，因此建立一個模塊進行高位截斷，只取高十位，接收累加器輸出的數(shù)據(jù)。然后再通過波形ROM完成波形的查找與輸出。這部分為固定的正弦波、三角波、方波與鋸齒波等常規(guī)波形的輸出部分。任意波形部分，則需要一個能隨時接受數(shù)據(jù)更新的RAM，其數(shù)據(jù)的寫入由單片機控制，接收上位機的下傳數(shù)據(jù)，其數(shù)據(jù)的讀取由DDS中的地址發(fā)生器控制，這樣即可產(chǎn)生任意波形輸出。 1.6.1 固定波形輸出在

9、FPGA內(nèi)部實現(xiàn)高速的多位數(shù)相位累加器，輸出地址信號，控制讀出波形存儲器中存放的波形幅度數(shù)字信號。通過改變相位累加器的相位增量M，即地址間隔的改變，控制讀出波形存儲器一個周期正弦波幅值的數(shù)目，達到輸出頻率的控制。其輸出的頻率為，其中fclk為系統(tǒng)時鐘頻率，N為相位累加器的位數(shù)，M為相位增量-頻率控制字，由公式可知fout與肘成正比，控制M就可以控制輸出的頻率。如要頻率步進為l0Hz，則要求。保證在輸出最高頻率輸出時有32個點的波表數(shù)據(jù)輸出，則要求時鐘為32MHz。將50MHz的時鐘10分頻，得到5MHz的信號作為累加器的計數(shù)信號。則fclk=5MHz，2N=500000，因此，N可取20，2N

10、=1048576。則fout=-477M，M=0.21fout。利用計算機輸入要輸出的頻率，發(fā)送到單片機，單片機將對接收到的數(shù)據(jù)進行預算處理后發(fā)送給FPGA。 頻率輸入寄存器頻率輸入電路如圖所示，接收8位的頻率字長，輸出為20位。下面為STC89C52RC與EPlC3T144C8的接口程序，用控制字：加法器加法器為20位，自動累加，它以設(shè)定的頻率控制字k作為步長來進行加法運算，當其和滿時清零，并進行重新運算。電路圖如下： 程序如下：moduleadd( clock，高十位寄存器實現(xiàn)數(shù)據(jù)輸入為20位，輸出為10位，實現(xiàn)高位截斷。程序為：波形ROM及選擇本設(shè)計使用幾個8bit的ROM，存儲深度為1

11、024點，用來存儲正弦波等波形數(shù)據(jù)。每個波形數(shù)據(jù)存儲在一個固定的ROM里，如下圖。其中SineROM為正弦波存儲模塊，SquareROM為方波存儲模塊，Triangle-ROM為三角波存儲模塊，Swtooth ROM為鋸齒波存儲模塊。它們通過一個使能模塊控制，采取低電平有效的方式，選擇性讀取任意模塊的波形。一般每個模塊都為高電平狀態(tài)，即為不工作狀態(tài)。每次輸出波形時，僅有單獨一個ROM_T_作(即工作模塊為低電平，其他模塊均為高電平)，這樣不僅保證可以按照需要輸出固定波形，還可以避免波形輸出發(fā)生非控制性的混雜。使能模塊的輸入端為行列式鍵盤，鍵盤中每一鍵單獨使用，當某一鍵按下，則對應某一波形輸入。

12、因為44的鍵盤輸出線為8位，僅為一根，因此輸入端設(shè)為一根8位輸入端口。通過設(shè)定，實現(xiàn)單鍵控制某波形輸出。本設(shè)計僅設(shè)定了4個固定波形ROM輸出，即正弦波、方波、三角波和鋸齒波，因此使能模塊的選擇輸出線為4條，若增加新波形模塊，可以更改輸出端口的數(shù)量，進行擴展。時鐘分頻時鐘分頻電路如下，所以模塊在同步時鐘下協(xié)調(diào)工作，電路圖如下：程序如下： endEndmodule1.6.2任意波形輸出關(guān)于根據(jù)需要而產(chǎn)生的任意波形的設(shè)計如下：因為該任意波形是由上位機下傳的波形數(shù)據(jù)，由單片機控制，所以必須設(shè)計一個能隨時接受數(shù)據(jù)更新的RAM。數(shù)據(jù)傳至任意波形的寄存器里，然后便可實現(xiàn)任意波形的輸出。 選用的DA轉(zhuǎn)換器為8

13、位，所以RAM的字長也為8位，因此波形RAM的地址線的位數(shù)取lO位。為了實現(xiàn)任意波形數(shù)據(jù)的更新，波形RAM設(shè)計成為雙口RAM。1.7頻率測量 通過設(shè)定預定值， 用計數(shù)器測量出實際值， 基于此數(shù)據(jù)計算出誤差如下表（ 只選取10 組數(shù)據(jù)） 。由可看出， 1 100 Hz 區(qū)間誤差較為明顯，1 kHz 1 MHz區(qū)間輸出頻率較為穩(wěn)定（ 該表為測試正弦波數(shù)據(jù)） 。1.8誤差與雜散分析由于實際測量得到的數(shù)值與理論數(shù)值存在一定的差距，因此，在對誤差的分析中，就涉及到標準和誤差這兩個概念。其中有一部分原因是由于測量儀器的精確度有限、實驗手段不完善、測量人員技術(shù)不夠高等引起，再或者由于測量時不必避免的混入噪聲

14、，影響了信號頻譜的純凈度等原因。這些誤差統(tǒng)稱為測量誤差。測量誤差又分為：隨機誤差、系統(tǒng)誤差和粗大誤差三類。所以在減弱測量誤差的手段中，可以采取概率統(tǒng)計的方法減小隨機誤差，采取技術(shù)手段減弱系統(tǒng)誤差，用統(tǒng)計方法剔除影響系統(tǒng)穩(wěn)定性的異常值減少粗大誤差的發(fā)生概率，可以有效的弱化測量誤差帶來的影響。本系統(tǒng)中，因為涉及到數(shù)據(jù)從相位累加器中輸出到ROM發(fā)生高位截斷，波形的幅度量化與DAC的轉(zhuǎn)化帶來的雜散，以及工作環(huán)境與電源噪聲等因素，都是影響到頻譜純凈度的主要原因。下面對幾個重要的雜散原因進行分析。(1)相位截斷產(chǎn)生雜散信號相位累加器輸出的序列位數(shù)比較長，本設(shè)計為20位(有的采取32位)，如果以此作為地址查

15、詢正弦函數(shù)表的話，勢必對波形ROM的容量有了很大的要求，硬件上難以滿足。因此設(shè)計中均采用了高位截斷的方法，只取用累加器輸出序列的高幾位用于查表，低位舍去。所以必然會造成誤差從而影響最終的輸出信號頻譜。正弦信號上引入余弦分量，從而造成時域上的疊加必然表現(xiàn)為頻域上的雜散。(2)DA轉(zhuǎn)換器非線性引起的雜散分量理想DAC對DDS的影響只表現(xiàn)在對信號頻譜的幅度和相位產(chǎn)生改變，輸出上體現(xiàn)出滾降特性，并不引入其它的頻率成分，而非理想的DAC的非線性、瞬間毛刺等非理想的轉(zhuǎn)換特性在DDS的頻譜上產(chǎn)生了最主要的影響。(3)幅度量化產(chǎn)生的雜散正弦查表內(nèi)存儲的波形碼事一個模擬信號被均勻量化后的值。畢竟存儲器的容量有限， 不可能以無限二進制數(shù)來記錄正弦值， 所以出現(xiàn)了幅度量化誤差。在DDS輸出譜上，幅度量化誤差表現(xiàn)為背景誤差，對它的分析也稱為背景雜散分析。減小DDS輸出電壓中的雜散及噪聲的方法，除了選用性能優(yōu)良、工藝精湛的DA轉(zhuǎn)換器，提高位數(shù)與幅度量化字長外，還可以通過設(shè)計良好的低通濾波器，以濾除各種雜散及帶外噪