課程設(shè)計(jì)論文EDA四路電子搶答器設(shè)計(jì)報(bào)告

1、eda電子搶答器的設(shè)計(jì)學(xué) 院 電氣信息工程學(xué)院班 級(jí) 信息081班組 號(hào) 第二組 組 員 實(shí)習(xí)日期 2011年6月29日指導(dǎo)老師 北華大學(xué)目錄一、設(shè)計(jì)題目：eda電子搶答器的設(shè)計(jì)2二、目的與任務(wù)2三、設(shè)計(jì)要求2四、設(shè)計(jì)方案2五、設(shè)計(jì)內(nèi)容及程序3（一）搶答鑒別及鎖存模塊3（二）計(jì)分模塊5（三）計(jì)時(shí)模塊6（四）譯碼顯示模塊7（五）分頻模塊8（六）搶答器的頂層原理圖設(shè)計(jì)9六、實(shí)習(xí)總結(jié)10七、實(shí)習(xí)心得與體會(huì)10八、參考文獻(xiàn)11一、 設(shè)計(jì)題目：eda電子搶答器的設(shè)計(jì)二、目的與任務(wù)進(jìn)一步掌握quartus軟件的使用方法；（1） 會(huì)使用vhdl語(yǔ)言設(shè)計(jì)小型數(shù)字電路系統(tǒng)；（2） 掌握應(yīng)用quartus軟件設(shè)計(jì)

2、電路的流程；（3） 掌握電子搶答器的設(shè)計(jì)方法。三、設(shè)計(jì)要求（1）設(shè)計(jì)一個(gè)可以容納四組參賽隊(duì)進(jìn)行比賽的電子搶答器。（2）具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時(shí)，電路處于自鎖存狀態(tài)，使其他組的搶答器按鈕不起作用。（3）具有計(jì)時(shí)功能。在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初始值。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)記數(shù)開(kāi)始信號(hào)以后，搶答者開(kāi)始回答問(wèn)題。此時(shí)，顯示器從初始值開(kāi)始倒計(jì)時(shí)，計(jì)到0時(shí)停止計(jì)數(shù)，同時(shí)揚(yáng)聲器發(fā)出超時(shí)警報(bào)信號(hào)。若參賽者在規(guī)定的時(shí)間內(nèi)回答完問(wèn)題，主持人可以給出計(jì)時(shí)停止信號(hào)，以免揚(yáng)聲器鳴叫。（

3、4）具有計(jì)分功能。在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。每組搶答完畢后，由主持人打分，答對(duì)一次加10分，答錯(cuò)一次減1分。（5）具有犯規(guī)設(shè)置電路。對(duì)提前搶答者和超時(shí)搶答者，給予鳴喇叭警示，并顯示規(guī)范組別。四、設(shè)計(jì)方案系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕a、b、c、d，系統(tǒng)允許搶答信號(hào)sta，系統(tǒng)清零信號(hào)clr，系統(tǒng)時(shí)鐘信號(hào)clk，計(jì)分復(fù)位端clr，加分按鈕端add，計(jì)時(shí)使能端en；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如led_a、led_b、led_c、led_d表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若

4、干。整個(gè)系統(tǒng)至少有三個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊，其他功能模塊（分頻模塊，輸出顯示模塊）。搶答鑒別及鎖存分頻計(jì)數(shù)計(jì)分器數(shù)碼管顯示數(shù)碼管顯示 系統(tǒng)組成框圖五、設(shè)計(jì)內(nèi)容及程序 （一）搶答鑒別及鎖存模塊搶答隊(duì)伍共分為四組a,b,c,d。當(dāng)主持人按下sta鍵后，對(duì)應(yīng)的start指示燈亮，四組隊(duì)伍才可以按搶答鍵搶答，即搶答信號(hào)a,b,c,d輸入電路中后，通過(guò)判斷是哪個(gè)信號(hào)最先為1得出搶答成功的組別1，2，3或4組，將組別號(hào)輸出到相應(yīng)端a1,b1,c1,d1,并將組別序號(hào)換算為四位二進(jìn)制信號(hào)輸出到states3.0端鎖存，等待輸出到計(jì)分和顯示單元。同時(shí)ring端在有成功搶答的情況下

5、發(fā)出警報(bào)。其模塊如下： 搶答鑒別模塊1搶答鑒別及鎖存源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is port(sta,rst:in std_logic; a,b,c,d:in std_logic; a1,b1,c1,d1,start:out std_logic; states:out std_logic_vector(3 downto 0);end qdjb;architecture one of qdjb issignal sinor,ringf,tmp,t

6、wo:std_logic;beginsinor<=(a xor b) xor (c xor d);two<=a and b;process(a,b,c,d,rst,tmp) begin if rst='1' then tmp<='1' a1<='0' b1<='0' c1<='0' d1<='0'start<='0'states<="0000" elsif tmp='1' then if sta

7、='1' then start<='1' if (a='1'and b='0'and c='0'and d='0' ) then a1<='1' b1<='0' c1<='0' d1<='0' states<="0001" tmp<='0' elsif (a='0'and b='1'and c='0'and d=

8、'0') then a1<='0' b1<='1' c1<='0' d1<='0'states<="0010"tmp<='0' elsif (a='0'and b='0'and c='1'and d='0') then a1<='0' b1<='0' c1<='1' d1<='0' states

9、<="0011" tmp<='0' elsif (a='0'and b='0'and c='0'and d='1') then a1<='0' b1<='0' c1<='0' d1<='1' states<="0100"tmp<='0' else tmp<='1'states<="0000" end i

10、f ; else start<='0' end if; end if;end process;end one;2、 波形仿真（二）計(jì)分模塊在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，但由于實(shí)驗(yàn)板上數(shù)碼管數(shù)目的限制在，每組都猜用十進(jìn)制數(shù)計(jì)分，這種電路連線簡(jiǎn)單方便。clr為復(fù)位端，將計(jì)分起始分?jǐn)?shù)設(shè)為3。chos3.0端功能是鎖存已搶答成功的組別序號(hào)，當(dāng)接加分按鈕add后，將給chos3.0所存的組別加分。每按一次加1分，每組的分?jǐn)?shù)將在對(duì)應(yīng)的數(shù)碼管上顯示。 計(jì)分模塊1、計(jì)分模塊源程序library ieee;use ieee.st

11、d_logic_1164.all;use ieee.std_logic_unsigned.all;entity jf is port(acc,clr: in std_logic; add: in std_logic; chose: in std_logic_vector(3 downto 0); aa,bb: out std_logic_vector(3 downto 0); cc,dd: out std_logic_vector(3 downto 0);end entity jf;architecture art of jf isbegin p1: process(acc,add,chose

12、) is variable a2:std_logic_vector(3 downto 0); variable b2:std_logic_vector(3 downto 0); variable c2:std_logic_vector(3 downto 0); variable d2:std_logic_vector(3 downto 0); begin if(clr='1')then a2:="0011" b2:="0011" c2:="0011" d2:="0011" elsif(add'

13、;event and add='1')then if chose="0001"then if a2="1001"then a2:="0000" else a2:=a2+'1' end if; elsif chose="0010" then if b2="1001" then b2:="0000" else b2:=b2+'1' end if; elsif chose="0011"then if c2=&quo

14、t;1001"then c2:="0000" else c2:=c2+'1' end if; elsif chose="1000"then if d2="1001"then d2:="0000" else d2:=d2+'1' end if; end if; end if; aa<=a2; bb<=b2; cc<=c2; dd<=d2; end process;end architecture art; 2、波形仿真 （三）計(jì)時(shí)模塊本系統(tǒng)中的計(jì)時(shí)器電

15、路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中將初始值設(shè)置為9秒，clk為時(shí)鐘信號(hào)，en端為高電平后開(kāi)始計(jì)時(shí)，rst為復(fù)位端，操作簡(jiǎn)潔。其模塊如下：計(jì)時(shí)模塊計(jì)時(shí)源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk,en,rst:in std_logic; ring:out std_logic; data:out std_logic_vector(3 downto 0);end cnt;architecture bhv of cnt is

16、signal a:std_logic_vector(3 downto 0);beginprocess(clk)begin if rst='1' then a<="1001"ring<='0' elsif clk'event and clk='1' then if en='1' then a<="1001" a<=a-1; if a="0000" then a<="0000"ring<='1'

17、end if; end if; end if;end process; data<=a;end bhv; （四）譯碼顯示模塊 本譯碼器用于將搶答鑒別模塊搶答成功的組別和計(jì)時(shí)器的時(shí)間進(jìn)行顯示，in43.0端輸入需顯示的二進(jìn)制數(shù)組，out76.0端輸出顯示在數(shù)碼管，顯示顯示范圍為09。其模塊如下： 譯碼模塊源程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ym is port(in4: in std_logic_vector(3 downto 0); out7:out st

18、d_logic_vector(6 downto 0);end ym;architecture art of ym is begin process(in4) begin case in4 is when"0000"=>out7<="1000000" when"0001"=>out7<="1111001" when"0010"=>out7<="0100100" when"0011"=>out7<="0

19、110000" when"0100"=>out7<="0011001" when"0101"=>out7<="0010010" when"0110"=>out7<="0000010" when"0111"=>out7<="1111000" when"1000"=>out7<="0000000" when"1001&qu

20、ot;=>out7<="0010000" when others=>out7<="1111111" end case; end process;end architecture; （五）分頻模塊 該模塊主要是將頻率為50mhz的時(shí)鐘信號(hào)分頻成1hz。其模塊如下： 分頻模塊源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clk_1s isport(clk:in std_logic;-50m in clk_fp:

21、out std_logic);end clk_1s;architecture bhv of clk_1s is signal cnt:std_logic_vector(27 downto 0);beginprocess(clk)begin if clk'event and clk='1' then cnt<=cnt+1;clk_fp<='0' if cnt=x"2faf080" then cnt<=x"0000000" clk_fp<='1' else clk_fp<=

22、'0' end if; end if;end process;end bhv; （六）搶答器的頂層原理圖設(shè)計(jì)頂層原理圖的源文件：頂層原理圖六、實(shí)習(xí)總結(jié)通過(guò)對(duì)quartus軟件仿真，證明了本產(chǎn)品在實(shí)際運(yùn)用中的正確性，完全可以實(shí)現(xiàn)預(yù)期任務(wù)的要求，在有一組信號(hào)搶答成功后數(shù)碼管顯示相應(yīng)的組別，在兩組或兩組以上信號(hào)同時(shí)搶答時(shí)視搶答無(wú)效。且計(jì)分器在實(shí)現(xiàn)計(jì)分功能時(shí)能夠準(zhǔn)確記錄每組的成績(jī)并將分?jǐn)?shù)通過(guò)對(duì)應(yīng)的數(shù)碼管呈一位數(shù)顯示，計(jì)時(shí)器在按下計(jì)時(shí)開(kāi)始按鈕后可以從9秒倒計(jì)時(shí)并通過(guò)譯碼器實(shí)時(shí)顯示計(jì)時(shí)結(jié)果。如果在9秒時(shí)間內(nèi)無(wú)人搶答，系統(tǒng)將發(fā)出警報(bào)，由小燈顯示。但是該設(shè)計(jì)仍有需要改進(jìn)的地方：1.在搶答鑒別模

23、塊中，只有當(dāng)主持人按下?lián)尨鹦盘?hào)時(shí)，各小組才能開(kāi)始搶答，并顯示組號(hào)及對(duì)應(yīng)的小燈。而當(dāng)主持人沒(méi)有按下?lián)尨鹦盘?hào)時(shí)，各組搶答無(wú)效，因此需要完善。2在計(jì)分模塊中，只有當(dāng)每組搶答正確時(shí)加一分，而搶答錯(cuò)誤時(shí)，沒(méi)進(jìn)行設(shè)計(jì)減分功能，這是我們?cè)谶@次設(shè)計(jì)中最大的不足，因此需要改進(jìn)。七、實(shí)習(xí)心得與體會(huì)經(jīng)過(guò)一周的eda實(shí)習(xí)，我們組的三位成員通過(guò)不懈努力，成功地設(shè)計(jì)出了四路電子搶答器?；厥走@周的實(shí)習(xí)，我們經(jīng)歷了酸甜苦辣，因?yàn)閷?duì)eda技術(shù)及quartus軟件的相關(guān)知識(shí)知道的不夠深入，在設(shè)計(jì)過(guò)程中我們遇到了很多困難，但通過(guò)我們從網(wǎng)上，圖書(shū)館找一些相關(guān)資料及根據(jù)自己的能力，我們最終完成了設(shè)計(jì)任務(wù)。是我們?cè)谶@次實(shí)習(xí)的過(guò)程中都受益匪淺。 我們?cè)O(shè)計(jì)的課題為電子搶答器，當(dāng)拿到這個(gè)題目時(shí)，我們感到很欣慰，感覺(jué)這個(gè)題目很簡(jiǎn)單。第一天，我們到處查找相關(guān)電子搶答器的資料，找了好多， 在第二天，我們通過(guò)對(duì)這些資料的修改及改進(jìn)，編譯及下載，沒(méi)想到?jīng)]能成功， 第三天，通過(guò)我們的設(shè)計(jì)思路，編寫(xiě)、編譯及下載還是沒(méi)能成功，我們組陷入了驚慌的局面，看著本班的同學(xué)一個(gè)個(gè)的都設(shè)計(jì)完了自己要設(shè)計(jì)的題目時(shí)，我們心慌意亂，感覺(jué)我們組將會(huì)失敗，對(duì)自己的題目感覺(jué)心煩。當(dāng)天晚上，我們碰到了一個(gè)對(duì)語(yǔ)言比較懂得同學(xué)，我們講述了我們組的情況，他給我們分析了一下我們組主要出現(xiàn)的問(wèn)題，并講述了如何去設(shè)計(jì)，這時(shí)我有了