南理工eda2實(shí)驗(yàn)報(bào)告

1、 EDA設(shè)計(jì)（二）課程設(shè)計(jì)報(bào)告姓 名彭浩洋學(xué) 號(hào)1110200129學(xué)院(系)自動(dòng)化學(xué)院專 業(yè)自動(dòng)化標(biāo) 題基于VHDL語言的數(shù)字秒表的實(shí)現(xiàn) 南京理工大學(xué)2014年 10 月基于VHDL語言的數(shù)字秒表的實(shí)現(xiàn)摘要：隨著電子技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展，熟練掌握和運(yùn)用EDA技術(shù)已成為電子類及相關(guān)專業(yè)本科人才不可或缺的一項(xiàng)技能。電子信息產(chǎn)品隨著科學(xué)技術(shù)的進(jìn)步，其電子器件和設(shè)計(jì)方法更新?lián)Q代的速度日新月異。實(shí)現(xiàn)這種進(jìn)步的原因就是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的發(fā)展，其核心就是EDA技術(shù)，本文主要介紹用VHDL語言實(shí)現(xiàn)數(shù)字秒表設(shè)計(jì)。關(guān)鍵字：EDA技術(shù)；VHDL語言；數(shù)字秒表1 設(shè)計(jì)方案1. 1 系統(tǒng)功能要求(1) 具

2、有時(shí)鐘秒表系統(tǒng)功能要求顯示功能, 用6個(gè)數(shù)碼管分別顯示時(shí)、分、秒; 計(jì)時(shí)范圍為:00: 00： 00 23: 59：59。(2) 計(jì)時(shí)精度是1s;(3) 具有啟/ 停開關(guān), 復(fù)位開關(guān), 可以在任何情況下使用。1. 2 總體框圖根據(jù)系統(tǒng)設(shè)計(jì)要求, 系統(tǒng)的底層設(shè)計(jì)主要由六十進(jìn)制計(jì)數(shù)器模塊、二十四進(jìn)制計(jì)數(shù)器模塊、分頻模塊、LED顯示模塊組成。系統(tǒng)頂層設(shè)計(jì)圖如圖所示：圖1圖一中左邊為三個(gè)輸入信號(hào)en，clk，reset，分為啟/ 停開關(guān)，時(shí)鐘信號(hào)和復(fù)位開關(guān)。中間是從上倒下時(shí)count24，count60，count60，fenpinqi；右邊是clock1和輸出信號(hào)wei3.0， led6.0。2 模

3、塊功能設(shè)計(jì)由六十進(jìn)制計(jì)數(shù)器模塊、二十四進(jìn)制計(jì)數(shù)器模塊、分頻模塊執(zhí)行計(jì)時(shí)功能, 輸入信號(hào)是256 Hz，通過分頻后為1hz，時(shí)鐘信號(hào)是1 Hz 作為秒表的秒輸入, 秒為60 進(jìn)制計(jì)數(shù)器, 分也為60 進(jìn)制計(jì)數(shù)器, 小時(shí)采用二十四進(jìn)制計(jì)數(shù)器, 各級(jí)進(jìn)位作為高位的使能控制。2. 1 六十進(jìn)制計(jì)數(shù)器模塊圖2該模塊部分VHDL 源程序如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count60 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out ST

4、D_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60;ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset ='0'then tma:="0000" tmb:="0000&q

5、uot; elsif clk'event and clk='1' thenif en='1' thenrco<=tmb(2)and tmb(0)and tma(3)and tma(0); if tma="1001" then tma:="0000" if tmb="0101" then tmb:="0000" else tmb:=tmb+1; end if; else tma:=tma+1; end if; end if; end if; qa<=tma;qb&l

6、t;=tmb; end process;END a;2. 2 二十四進(jìn)制計(jì)數(shù)器模塊圖3該模塊部分VHDL 源程序如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); END count24;ARCHITECTURE a1 OF count24 IS

7、BEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset = '0'then tma:="0000" tmb:="0000" else if clk'event and clk='1' then if en='1' then if tma="1001" then tma:="0000"t

8、mb:=tmb+1; elsif tmb="0010" and tma="0011" then tma:="0000"tmb:="0000" else tma:=tma+1; end if; end if; end if;end if; qa<=tma;qb<=tmb; end process;END a1;2. 3 分頻器模塊圖4該模塊部分VHDL 源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.AL

9、L;ENTITY fenpinqi IS PORT (CLK,RST:in std_logic; CLK_OUT:out std_logic); END fenpinqi;ARCHITECTURE behav OF fenpinqi ISsignal clk_data:std_logic;SIGNAL CNT6 : INTEGER := 0;BEGIN PROCESS(CLK) BEGIN IF RST = '0' THEN CNT6<=0 ; ELSIF CLK'EVENT AND CLK='1' THEN IF CNT6=2 THEN clk_

10、data<=NOT clk_data;CNT6<=0;ELSE CNT6<=CNT6+1; END IF; END IF; CLK_OUT<=clk_data; END PROCESS;END behav； 2. 4 LED顯示模塊圖5該模塊部分VHDL 源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock1 IS PORT(CLK: IN STD_LOGIC;S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VEC

11、TOR(3 DOWNTO 0);WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY;ARCHITECTURE behave OF clock1 ISSIGNAL CNT6 : INTEGER RANGE 0 TO 5 := 0;SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PRO1:PROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THENCNT6 <=

12、CNT6 + 1;CASE CNT6 ISWHEN 0 => WEI <= "000" SHUJU <= S1;WHEN 1 => WEI <= "001" SHUJU <= S2; WHEN 2 => WEI <= "010" SHUJU <= S3;WHEN 3 => WEI <= "011" SHUJU <= S4;WHEN 4 => WEI <= "100" SHUJU <= S5;WHEN 5 =

13、> WEI <= "101" SHUJU <= S6;CNT6<=0;WHEN OTHERS => NULL;END CASE;END IF;END PROCESS;PRO2: PROCESS(SHUJU)BEGINCASE SHUJU ISWHEN "0000" => LED<= "1111110" ;WHEN "0001" => LED<= "0110000" ; WHEN "0010" => LED<=

14、"1101101" ; WHEN "0011" => LED<= "1111001" ; WHEN "0100" => LED<= "0110011" ; WHEN "0101" => LED<= "1011011" ; WHEN "0110" => LED<= "1011111" ; WHEN "0111" => LED<= "

15、;1110000" ; WHEN "1000" => LED<= "1111111" ; WHEN "1001" => LED<= "1111011" ; WHEN others=> LED<= "0000000" ; END CASE;END PROCESS;END ; 3 仿真波形及分析各部分模塊完成后, 用Quartus 對(duì)程序編譯、仿真、得到的仿真波形,各模塊仿真波形及頂層仿真波形如下：3.1 六十進(jìn)制計(jì)數(shù)器模塊仿真圖5圖6圖5、圖6均為二十

16、四進(jìn)制計(jì)數(shù)器仿真波形圖。CLK：時(shí)鐘信號(hào) RST：復(fù)位信號(hào) 低電平清零 En：置數(shù)端 低電平不讓它繼續(xù)計(jì)數(shù)qb、qa：分別為輸出數(shù)的十位個(gè)位，qb取值范圍為0-5，qa取值范圍為0-9rco：進(jìn)位信號(hào)，當(dāng)qb=5，qa=0, rco=0時(shí)，clk上升沿來到后，qb=0, qa=0, rco=1；當(dāng)qb=5，qa=0, rco=1時(shí)，clk上升沿來到后，qb=0, qa=0, rco=03.2 二十四進(jìn)制計(jì)數(shù)器模塊仿真圖7圖8圖7，圖8 均為二十四進(jìn)制計(jì)數(shù)器仿真波形圖。CLK：時(shí)鐘信號(hào) RST：復(fù)位信號(hào) 低電平清零 En：置數(shù)端 低電平不讓它繼續(xù)計(jì)數(shù)qb、qa：輸出的四位二進(jìn)制數(shù)，分別對(duì)于要輸出

17、數(shù)的十位個(gè)位3.3 分頻器模塊仿真因時(shí)鐘脈沖（為256hz）通過分頻器256分頻后頻率（為1hz），仿真波形顯示前一小段，不能看出輸出規(guī)律，所以做仿真是用3分頻后的波形，真正在實(shí)驗(yàn)箱上驗(yàn)證是再改。圖9CLK：輸入分頻前的時(shí)鐘信號(hào) RST：復(fù)位信號(hào) 低電平清零Clkout：輸出分頻后的時(shí)鐘信號(hào) 3.4 LED顯示模塊仿真圖10Clk：時(shí)鐘信號(hào)s1，s2，s3，s4，s5，s6:輸入的的四位二進(jìn)制數(shù)led：輸出的七位二進(jìn)制數(shù)，對(duì)應(yīng)數(shù)碼管腳的輸出gfedcbawei:輸出的三位而進(jìn)制數(shù)（輸出范圍為000-101），控制led輸出：當(dāng)wei=000時(shí)，led輸出s1對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcb

18、a當(dāng)wei=001時(shí)，led輸出s2對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=010時(shí)，led輸出s3對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=011時(shí)，led輸出s4對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=100時(shí)，led輸出s5對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=101時(shí)，led輸出s6對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba3.5 頂層仿真因時(shí)鐘脈沖（為256hz）通過分頻器256分頻后頻率（為1hz），仿真波形顯示前一小段，不能看出輸出規(guī)律，所以做仿真是用3分頻后的波形，真正在實(shí)驗(yàn)箱上驗(yàn)證是再改。圖11CLK：時(shí)鐘信號(hào) RST：復(fù)位信號(hào) 低電平清零 En：置數(shù)端 低電平不讓它繼續(xù)計(jì)數(shù)led：輸出的七位二進(jìn)制數(shù)，對(duì)應(yīng)數(shù)碼管腳的輸出gfedcbawei:輸出的三位而進(jìn)制數(shù)（輸出范圍為000-101），控制led輸出，當(dāng)wei=000時(shí)，led輸出對(duì)于秒鐘的個(gè)位當(dāng)wei=001時(shí)，led輸出對(duì)于秒鐘的十位當(dāng)wei=010時(shí)，led輸出對(duì)于分鐘的個(gè)位當(dāng)wei=011時(shí)，led輸出對(duì)于分鐘的十位當(dāng)wei=100時(shí)，led輸出對(duì)于時(shí)鐘的個(gè)位當(dāng)wei=101時(shí)，led輸出對(duì)應(yīng)時(shí)鐘的十位4 總結(jié)VHDL硬件描述語言是我學(xué)過的較為復(fù)雜的