姜書艷 數(shù)字邏輯設(shè)計及應(yīng)用 20

1、1 1chapter 7 sequential logic design chapter 7 sequential logic design principlesprinciples( ( 時序邏輯設(shè)計原理時序邏輯設(shè)計原理 ) ) latches and flip-flops (鎖存器和觸發(fā)器鎖存器和觸發(fā)器 ) clocked synchronous state-machine analysis (同步時序分析同步時序分析) clocked synchronous state-machine design (同步時序設(shè)計同步時序設(shè)計)digital logic design and appli

2、cation ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )2 2蘭州石化職業(yè)技術(shù)學(xué)院蘭州石化職業(yè)技術(shù)學(xué)院國家重點建設(shè)示范性高職高專國家重點建設(shè)示范性高職高專青春啊，永遠(yuǎn)是美好的。可是真正的青春，青春啊，永遠(yuǎn)是美好的?？墒钦嬲那啻?，只屬于那些永遠(yuǎn)力爭上游的人，永遠(yuǎn)忘我勞只屬于那些永遠(yuǎn)力爭上游的人，永遠(yuǎn)忘我勞動的人，永遠(yuǎn)謙虛的人動的人，永遠(yuǎn)謙虛的人知識是從刻苦勞動中得來的，任何成就都是知識是從刻苦勞動中得來的，任何成就都是刻苦勞動的結(jié)果。刻苦勞動的結(jié)果。要想成就大事業(yè)，要在青春的時候著手。要想成就大事業(yè)，要在青春的時候著手。厚積薄發(fā)，成一番事業(yè)。厚積薄發(fā)，成一番事業(yè)。3 3蘭州石化職業(yè)技術(shù)學(xué)

3、院蘭州石化職業(yè)技術(shù)學(xué)院國家重點建設(shè)示范性高職高專國家重點建設(shè)示范性高職高專理想是美好的，但沒有意志，理想不過是理想是美好的，但沒有意志，理想不過是瞬間的彩虹。瞬間的彩虹。一粥一飯，當(dāng)思來之不易。一粥一飯，當(dāng)思來之不易。半絲半縷，恒念物力維艱。半絲半縷，恒念物力維艱。養(yǎng)成健康人格，發(fā)揮個性特長養(yǎng)成健康人格，發(fā)揮個性特長培養(yǎng)實踐能力，適應(yīng)社會需求培養(yǎng)實踐能力，適應(yīng)社會需求4 4蘭州石化職業(yè)技術(shù)學(xué)院蘭州石化職業(yè)技術(shù)學(xué)院國家重點建設(shè)示范性高職高專國家重點建設(shè)示范性高職高專真正的快樂，是對生活的樂觀，對工作的愉真正的快樂，是對生活的樂觀，對工作的愉快，對事業(yè)的興奮?？?，對事業(yè)的興奮。 -（美）愛因斯坦（

4、美）愛因斯坦一個人只有以他全部的力量和精力致力于某一個人只有以他全部的力量和精力致力于某一事業(yè)時，才能成為真正的大師。因此，只一事業(yè)時，才能成為真正的大師。因此，只有全力以赴，才能精通。有全力以赴，才能精通。 -（美）愛因斯坦（美）愛因斯坦參觀游歷皆學(xué)習(xí)。參觀游歷皆學(xué)習(xí)。5 5scrqqd q clk qmaster/slave s-r flip-flop（主從主從s-rs-r觸發(fā)器）觸發(fā)器）s qcr qcsrqqls qcr qpostponed-outputpostponed-output( (延遲輸出延遲輸出c c無效時輸出變化無效時輸出變化) )dynamic-input indic

5、ator(動態(tài)輸入指示動態(tài)輸入指示邊沿觸發(fā)邊沿觸發(fā))d qc qd qc qqqndclkmaster/slave d flip-flop（主從（主從d d觸發(fā)器）觸發(fā)器）review of last class (review of last class (內(nèi)容回顧內(nèi)容回顧) )digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )6 6同樣是主從結(jié)構(gòu)，同樣是主從結(jié)構(gòu)，由由d d鎖存器構(gòu)成的可以稱為邊沿鎖存器構(gòu)成的可以稱為邊沿d d觸發(fā)器觸發(fā)器由由s-rs-r鎖存器構(gòu)成的不能稱為邊沿鎖存器構(gòu)成的不能稱為邊沿s-rs-r觸發(fā)器

6、觸發(fā)器主從結(jié)構(gòu)的主從結(jié)構(gòu)的j-kj-k觸發(fā)器也不是邊沿觸發(fā)！觸發(fā)器也不是邊沿觸發(fā)！ （1 1箝位箝位 和和 0 0箝位）箝位）d d觸發(fā)器的輸出：觸發(fā)器的輸出：qq* * = d = ds-rs-r觸發(fā)器的輸出：觸發(fā)器的輸出：qq* * = s + r = s + rqqj-kj-k觸發(fā)器的輸出：觸發(fā)器的輸出：qq* * = j = jq + kq + kqqreview of last class (review of last class (內(nèi)容回顧內(nèi)容回顧) )digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )7 7

7、鎖存器與觸發(fā)器小結(jié)鎖存器與觸發(fā)器小結(jié)鎖存器和觸發(fā)器鎖存器和觸發(fā)器 電平有效和邊沿有效的區(qū)別電平有效和邊沿有效的區(qū)別按照邏輯功能的不同特點，通?？煞譃榘凑者壿嫻δ艿牟煌攸c，通?？煞譃閟-r觸發(fā)器（鎖存器）觸發(fā)器（鎖存器）d觸發(fā)器（鎖存器）觸發(fā)器（鎖存器）j-k觸發(fā)器觸發(fā)器t觸發(fā)器觸發(fā)器每種觸發(fā)器的每種觸發(fā)器的功能表功能表特征方程特征方程狀態(tài)圖狀態(tài)圖digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )8 8s-r flip-flops (latches)s-r flip-flops (latches)scrqq時鐘時鐘s-r鎖

8、存器鎖存器0 00 11 01 1s r維持維持清清 0置置 10*q功功 能能 表表0 00 11 01 1s r維持維持清清 0置置 11*q功功 能能 表表主從主從s-r觸發(fā)器觸發(fā)器scrqq1 11 00 10 0sl rl維持維持清清 0置置 11*q0 1*0基本基本s-r鎖存器鎖存器s qr q（或非門）（或非門）s qr q（與非門）（與非門）digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )9 90 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1s_l r_l1*1*1100

9、01qnqn+1低電平有效低電平有效s-r鎖存器鎖存器狀態(tài)轉(zhuǎn)移真值表狀態(tài)轉(zhuǎn)移真值表11000101 00 01 11 10qns_lr_lqn+1q* = s_l + r_lq = s+ rq約束條件：約束條件：s_l + r_l = 1 s+r=1 sr=0特征特征方程方程q* = s+ rqsr=0（約束條件）約束條件）digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )10100 00 11 01 1s r維持維持01 1*q 功能表功能表狀態(tài)圖狀態(tài)圖01s=1,r=0s=0,r=1s=xr=0s=0r=x特征方程特征

10、方程q* = s+ rqsr=0（約束條件）約束條件）digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )s-r flip-flops (latches)s-r flip-flops (latches)11 11j-k flip-flopj-k flip-flop0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1j k01001110qnqn+1狀態(tài)轉(zhuǎn)移真值表狀態(tài)轉(zhuǎn)移真值表維持維持清清0置置1翻轉(zhuǎn)翻轉(zhuǎn)0001111001 00 01 11 10qnjkqn+1特征方程特征方程q* = jq +

11、kqdigital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )12120 00 11 01 1j k維持維持清清 0置置 1翻轉(zhuǎn)翻轉(zhuǎn)q*功能表功能表特征方程特征方程q* = jq + kq狀態(tài)圖狀態(tài)圖01j=1,k=xj=x,k=1j=xk=0j=0k=xdigital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )j-k flip-flopj-k flip-flop1313狀態(tài)圖狀態(tài)圖d flip-flops (latches)d flip-flops (latches

12、) 特征方程：特征方程：q* = d01d=1d=0d=1d=0有使能端得有使能端得d觸發(fā)器：觸發(fā)器：q* = end + enq digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1414t flip-flopt flip-flop 特征方程：特征方程：q* = qqqt有使能端的有使能端的t觸發(fā)器：觸發(fā)器： q* = enq + enq en qt q說明：說明： 傳統(tǒng)中文教材中認(rèn)為傳統(tǒng)中文教材中認(rèn)為 t 觸發(fā)器的特征方程為：觸發(fā)器的特征方程為： q* = tq + tq digital logic design an

13、d application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1515不同類型觸發(fā)器間的相互轉(zhuǎn)換不同類型觸發(fā)器間的相互轉(zhuǎn)換利用利用d d觸發(fā)器實現(xiàn)觸發(fā)器實現(xiàn)s-rs-r觸發(fā)器觸發(fā)器j-kj-k觸發(fā)器觸發(fā)器t t觸發(fā)器觸發(fā)器利用利用j-kj-k觸發(fā)器實現(xiàn)觸發(fā)器實現(xiàn)s-rs-r觸發(fā)器觸發(fā)器d d觸發(fā)器觸發(fā)器t t觸發(fā)器觸發(fā)器digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1616關(guān)于電路結(jié)構(gòu)和邏輯功能關(guān)于電路結(jié)構(gòu)和邏輯功能同一邏輯功能的觸發(fā)器可用不同電路結(jié)構(gòu)實現(xiàn)同一邏輯功能的觸發(fā)器可用不同電路結(jié)構(gòu)實現(xiàn)主從結(jié)構(gòu)的

14、主從結(jié)構(gòu)的d d觸發(fā)器、維持阻塞結(jié)構(gòu)的觸發(fā)器、維持阻塞結(jié)構(gòu)的d d觸發(fā)器觸發(fā)器用同一電路結(jié)構(gòu)可做成不同邏輯功能的觸發(fā)器用同一電路結(jié)構(gòu)可做成不同邏輯功能的觸發(fā)器維持阻塞結(jié)構(gòu)的：維持阻塞結(jié)構(gòu)的：d d觸發(fā)器、觸發(fā)器、j-kj-k觸發(fā)器觸發(fā)器電路構(gòu)成的不同形式電路構(gòu)成的不同形式下一狀態(tài)下一狀態(tài)q* 與與現(xiàn)態(tài)現(xiàn)態(tài)q及輸入之間及輸入之間在穩(wěn)態(tài)下的邏輯關(guān)系在穩(wěn)態(tài)下的邏輯關(guān)系digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1717動態(tài)參數(shù)動態(tài)參數(shù) 保證觸發(fā)器在工作時能可靠翻轉(zhuǎn)保證觸發(fā)器在工作時能可靠翻轉(zhuǎn)鎖存器的動態(tài)參數(shù)鎖存器的動態(tài)參數(shù)

15、輸入信號寬度：輸入信號寬度：tw 2tpd傳輸延遲時間：傳輸延遲時間： tplh / tphl 從輸入信號到達(dá)，到觸發(fā)器輸出新態(tài)穩(wěn)定建立從輸入信號到達(dá)，到觸發(fā)器輸出新態(tài)穩(wěn)定建立 與非：與非：tplh = tpd 、tphl = 2tpd 或非：或非：tplh = 2tpd 、tphl = tpd 說明：說明： tpd表示一個門的延遲時間表示一個門的延遲時間digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1818觸發(fā)器的動態(tài)參數(shù)觸發(fā)器的動態(tài)參數(shù)建立時間建立時間 tset輸入信號應(yīng)先于時鐘信號到達(dá)的時間輸入信號應(yīng)先于時鐘信號

16、到達(dá)的時間保持時間保持時間 thold時鐘信號到達(dá)后，輸入信號需要保持的時間時鐘信號到達(dá)后，輸入信號需要保持的時間最高時鐘頻率最高時鐘頻率 fmax為保證觸發(fā)器可靠翻轉(zhuǎn)，時鐘脈沖必須滿足的參數(shù)為保證觸發(fā)器可靠翻轉(zhuǎn)，時鐘脈沖必須滿足的參數(shù)傳輸延遲時間傳輸延遲時間 tphl/tplh從時鐘脈沖觸發(fā)邊沿算起，到觸發(fā)器建立起新狀態(tài)從時鐘脈沖觸發(fā)邊沿算起，到觸發(fā)器建立起新狀態(tài)digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )1919sequential logic circuit analysis sequential logic

17、circuit analysis and designand design( (時序邏輯電路的分析和設(shè)計時序邏輯電路的分析和設(shè)計) )digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )2020sequential logic circuit (sequential logic circuit (時序邏輯電路時序邏輯電路) )feedback sequential circuitfeedback sequential circuit（反饋時序電路反饋時序電路）采用采用“門電路反饋回路門電路反饋回路”實現(xiàn)記憶功能實現(xiàn)記憶功能s

18、tate machinestate machine（狀態(tài)機(jī)狀態(tài)機(jī)）用觸發(fā)器構(gòu)造電路，用時鐘控制狀態(tài)轉(zhuǎn)換用觸發(fā)器構(gòu)造電路，用時鐘控制狀態(tài)轉(zhuǎn)換clktperthtl周期：周期：tper 頻率：頻率：1/tper占空比：占空比：th/tper 、tl/tper finite-state machine finite-state machine（fsm, fsm, 有限狀態(tài)機(jī)）有限狀態(tài)機(jī)）概念：時鐘周期、時鐘頻率、占空比、時鐘觸發(fā)沿概念：時鐘周期、時鐘頻率、占空比、時鐘觸發(fā)沿digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )212

19、1sequential logic circuitsequential logic circuitstructure (structure (時序邏輯電路結(jié)構(gòu)時序邏輯電路結(jié)構(gòu)) ) 下一下一 狀態(tài)狀態(tài) 邏輯邏輯 f 狀態(tài)狀態(tài) 存儲器存儲器 時鐘時鐘 outputlogic (輸出輸出 邏輯邏輯) g inputs(輸入輸入)outputs輸出輸出 clock signal(時鐘時鐘信號信號) exci-tation(激勵激勵 )current state(當(dāng)前當(dāng)前狀態(tài)狀態(tài))下一狀態(tài)：下一狀態(tài)：f（當(dāng)前狀態(tài)，輸入）（當(dāng)前狀態(tài)，輸入）輸出：輸出：g（當(dāng)前狀態(tài)，輸入）（當(dāng)前狀態(tài)，輸入）組合組合電路電

20、路狀態(tài)存儲器：由激勵信號得到下一狀態(tài)狀態(tài)存儲器：由激勵信號得到下一狀態(tài)激勵方程激勵方程驅(qū)動方程驅(qū)動方程輸出方程輸出方程轉(zhuǎn)移方程轉(zhuǎn)移方程狀態(tài)機(jī)結(jié)構(gòu)狀態(tài)機(jī)結(jié)構(gòu)digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )2222同步同步時序電路時序電路異步異步時序電路時序電路 時鐘同步狀態(tài)機(jī)時鐘同步狀態(tài)機(jī)存儲元件狀態(tài)的變化是在存儲元件狀態(tài)的變化是在同一時鐘同一時鐘信號操作下信號操作下同時同時發(fā)生的發(fā)生的存儲元件狀態(tài)的變化存儲元件狀態(tài)的變化不是同時不是同時發(fā)生的發(fā)生的 mealymealy型型 mooremoore型型輸出信號取決于存儲電路

21、狀態(tài)和輸入信號輸出信號取決于存儲電路狀態(tài)和輸入信號輸出信號僅取決于存儲電路狀態(tài)輸出信號僅取決于存儲電路狀態(tài)sequential logic circuit (sequential logic circuit (時序邏輯電路時序邏輯電路) )digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )2323 下一下一 狀態(tài)狀態(tài) 邏輯邏輯 f 狀態(tài)狀態(tài) 存儲器存儲器時鐘時鐘 輸出輸出 邏輯邏輯 g 輸入輸入輸出輸出 時鐘時鐘信號信號 激勵激勵 當(dāng)前狀態(tài)當(dāng)前狀態(tài) 下一下一 狀態(tài)狀態(tài) 邏輯邏輯 f 狀態(tài)狀態(tài) 存儲器存儲器 時鐘時鐘 輸出輸

22、出 邏輯邏輯 g 輸入輸入 輸出輸出 時鐘時鐘信號信號激勵激勵當(dāng)前狀態(tài)當(dāng)前狀態(tài) 輸出輸出流水線流水線 存儲器存儲器時鐘時鐘moore機(jī)：輸出只與狀態(tài)有關(guān)機(jī)：輸出只與狀態(tài)有關(guān)mealy機(jī)：輸出取決于狀態(tài)和輸入機(jī)：輸出取決于狀態(tài)和輸入輸出輸出24247.3 clocked synchronous state machine 7.3 clocked synchronous state machine analysis (analysis (時鐘同步狀態(tài)機(jī)分析時鐘同步狀態(tài)機(jī)分析) )基本步驟：基本步驟：確定下一確定下一狀態(tài)狀態(tài)函數(shù)函數(shù)f 和和輸出輸出函數(shù)函數(shù)g將將f代入觸發(fā)器的代入觸發(fā)器的特征方程特征

23、方程得到下一狀態(tài)得到下一狀態(tài)q*利用利用q*、g構(gòu)造狀態(tài)構(gòu)造狀態(tài)/輸出表輸出表畫出畫出狀態(tài)圖狀態(tài)圖、波形圖（可選）、波形圖（可選）檢查電路是否可以檢查電路是否可以自啟動自啟動描述電路描述電路功能功能digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )2525enenq0q0q1q1enmaxq0q1clkd0d1當(dāng)前狀態(tài)當(dāng)前狀態(tài)激勵激勵輸出輸出輸入輸入時鐘信號時鐘信號下一狀態(tài)邏輯下一狀態(tài)邏輯 產(chǎn)生激勵信號產(chǎn)生激勵信號狀態(tài)存儲器狀態(tài)存儲器輸出邏輯輸出邏輯example: clocked synchronous state ex

24、ample: clocked synchronous state machine analysis (d flip-flop)machine analysis (d flip-flop)2626enenq0q0q1q1enmaxq0q1clkd0d1 1、由電路得到激勵方程、由電路得到激勵方程 d0 = q0en + q0en d1 = q1en + q1q0en + q1q0en2、由電路得到輸出方程、由電路得到輸出方程max = q1q0en 3、由激勵方程和觸發(fā)器特征方程、由激勵方程和觸發(fā)器特征方程 得到轉(zhuǎn)移方程（狀態(tài)方程）得到轉(zhuǎn)移方程（狀態(tài)方程） d觸發(fā)器特征方程：觸發(fā)器特征方程：q*

25、 = d q0* = q0en + q0en q1* = q1en + q1q0en + q1q0en27274、由轉(zhuǎn)移方程和輸出方程得到狀態(tài)、由轉(zhuǎn)移方程和輸出方程得到狀態(tài)/輸出表輸出表001101100101101000000001狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表en q1 q0 q1* q0* max0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1q0* = q0en + q0enq1* = q1en + q1q0en + q1q0enmax = q1q0ens0 00 11 01 1en0 100, 001, 010, 011, 001, 010, 011, 000,

26、 1q1*q0*, maxq1q0digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )28285、state diagram (畫狀態(tài)圖畫狀態(tài)圖)00en=0max=001en=1max=0en=1max=1en=0max=0en=0max=0en=0max=011en=1max=010en=1max=0邏輯功能描述：具有使能端邏輯功能描述：具有使能端en的的2位二進(jìn)制加法計數(shù)器位二進(jìn)制加法計數(shù)器電路輸出與輸入有關(guān)電路輸出與輸入有關(guān) mealy機(jī)機(jī)s0 00 11 01 1en0 100,001,010,011,001,01

27、0,011,000,1q1*q0*, maxq1q0digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )29296、timing diagram (畫時序圖畫時序圖)digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )q0* = q0en + q0enq1* = q1en + q1q0en + q1q0enmax = q1q0en3030transitiontablestate tablestate/outputtablespecification (specification (說說 明明) )可以給每個狀態(tài)命名可以給每個狀態(tài)命名通常用通常用s表示當(dāng)前狀態(tài)，表示當(dāng)前狀態(tài)，s*表示下一狀態(tài)表示下一狀態(tài)digital logic design and application ( (數(shù)字邏輯設(shè)計及應(yīng)用數(shù)字邏輯設(shè)計及應(yīng)用) )3131enenq0q0q1q1enmaxq0q1clkd0