第7章ASIC設(shè)計(jì)

1、第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì)第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì)v7.1 ASIC7.1 ASIC的設(shè)計(jì)手段的設(shè)計(jì)手段 v7.2 GAL7.2 GAL器件的編程及應(yīng)用器件的編程及應(yīng)用 v7.3 CPLD/FPGA7.3 CPLD/FPGA器件的編程及應(yīng)用器件的編程及應(yīng)用 v7.4 SOPC7.4 SOPC簡介簡介 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 7.1 ASIC7.1 ASIC的設(shè)計(jì)手段的設(shè)計(jì)手段 v7.1.1 ASIC7.1.1 ASIC設(shè)計(jì)的發(fā)展歷程設(shè)計(jì)的發(fā)展歷程集成電路的設(shè)計(jì)方法

2、和手段經(jīng)歷了幾十年的集成電路的設(shè)計(jì)方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設(shè)計(jì)發(fā)展到現(xiàn)在發(fā)展演變，從最初的全手工設(shè)計(jì)發(fā)展到現(xiàn)在的可以全自動(dòng)實(shí)現(xiàn)的過程。這也是近幾十年的可以全自動(dòng)實(shí)現(xiàn)的過程。這也是近幾十年來計(jì)算機(jī)技術(shù)、半導(dǎo)體技術(shù)和半導(dǎo)體集成電來計(jì)算機(jī)技術(shù)、半導(dǎo)體技術(shù)和半導(dǎo)體集成電路技術(shù)等，尤其是電子信息技術(shù)發(fā)展的結(jié)果。路技術(shù)等，尤其是電子信息技術(shù)發(fā)展的結(jié)果。從集成電路設(shè)計(jì)手段的發(fā)展過程劃分，集成從集成電路設(shè)計(jì)手段的發(fā)展過程劃分，集成電路的設(shè)計(jì)手段經(jīng)歷了手工設(shè)計(jì)、計(jì)算機(jī)輔電路的設(shè)計(jì)手段經(jīng)歷了手工設(shè)計(jì)、計(jì)算機(jī)輔助設(shè)計(jì)（助設(shè)計(jì)（ICCADICCAD）、電子設(shè)計(jì)自動(dòng)化）、電子設(shè)計(jì)自動(dòng)化(EDA)

3、(EDA)、電子系統(tǒng)設(shè)計(jì)自動(dòng)化電子系統(tǒng)設(shè)計(jì)自動(dòng)化(ESDA)(ESDA)以及用戶現(xiàn)場可以及用戶現(xiàn)場可編程器編程器(FPGA)(FPGA)等階段。等階段。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 7.1.2 ASIC7.1.2 ASIC設(shè)計(jì)方法設(shè)計(jì)方法 v就就ASICASIC設(shè)計(jì)方法而言，集成電路的設(shè)計(jì)設(shè)計(jì)方法而言，集成電路的設(shè)計(jì)方法可分為全定制、半定制和可編程方法可分為全定制、半定制和可編程ASICASIC設(shè)計(jì)三種方式。設(shè)計(jì)三種方式。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 1 1全定制設(shè)計(jì)全定制設(shè)計(jì) v全定制全定制ASICASIC是利用集成電路的最基本設(shè)計(jì)方法，是利用集成電路的最基本設(shè)計(jì)

4、方法，對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作（要對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作（要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素）的設(shè)計(jì)方法。全定極限參數(shù)、成品率等因素）的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)模混合電路以及對(duì)速度、其適宜于模擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特

5、性（如線性度、功耗、管芯面積、其它器件特性（如線性度、對(duì)稱性、電流容量、耐壓等）有特殊要求的場對(duì)稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。合；或者在沒有現(xiàn)成元件庫的場合。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 全定制設(shè)計(jì)的主要特點(diǎn)全定制設(shè)計(jì)的主要特點(diǎn)v全定制設(shè)計(jì)的主要特點(diǎn)如下：全定制設(shè)計(jì)的主要特點(diǎn)如下：需要豐富的經(jīng)驗(yàn)和特殊的技巧，需要掌握各種微電需要豐富的經(jīng)驗(yàn)和特殊的技巧，需要掌握各種微電子電路的設(shè)計(jì)規(guī)則和方法子電路的設(shè)計(jì)規(guī)則和方法, ,一般由專業(yè)微電子一般由專業(yè)微電子ICIC設(shè)設(shè)計(jì)人員完成；計(jì)人員完成；常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)常規(guī)設(shè)計(jì)可以借

6、鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì)；電特性單獨(dú)設(shè)計(jì)；布局、布線、排版組合等均需要反覆斟酌調(diào)整，按布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖。設(shè)計(jì)原則設(shè)計(jì)版圖。版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝；工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝；設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 2.2.半定制設(shè)計(jì)半定制設(shè)計(jì) v半定制設(shè)計(jì)方法又分成

7、基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。半定制主要適合法和基于門陣列的設(shè)計(jì)方法。半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險(xiǎn)小的于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)。小批量數(shù)字電路設(shè)計(jì)。v基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如門電路，多路開稱為標(biāo)準(zhǔn)單元的邏輯單元，如門電路，多路開關(guān)，觸發(fā)器，時(shí)鐘發(fā)生器等，按照某種特定的關(guān)，觸發(fā)器，時(shí)鐘發(fā)生器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起，根規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起，根據(jù)電路功能和要求用

8、掩膜版將所需的邏輯單元據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。連接成所需的專用集成電路。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 半定制設(shè)計(jì)半定制設(shè)計(jì)v基于標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要特點(diǎn)基于標(biāo)準(zhǔn)單元設(shè)計(jì)方法的主要特點(diǎn) 用預(yù)先設(shè)計(jì)、預(yù)先測試、預(yù)定特性的標(biāo)準(zhǔn)單用預(yù)先設(shè)計(jì)、預(yù)先測試、預(yù)定特性的標(biāo)準(zhǔn)單元庫，省時(shí)、省錢、少風(fēng)險(xiǎn)；元庫，省時(shí)、省錢、少風(fēng)險(xiǎn)；設(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及單元設(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及單元的互連；的互連；所有掩膜層是定制的；所有掩膜層是定制的；制造周期較短，開發(fā)成本不是太高；制造周期較短，開發(fā)成本不是太高；需要花錢購買或自己設(shè)計(jì)標(biāo)準(zhǔn)單元庫；

9、需要花錢購買或自己設(shè)計(jì)標(biāo)準(zhǔn)單元庫；要花較多的時(shí)間進(jìn)行掩膜層的互連設(shè)計(jì)。要花較多的時(shí)間進(jìn)行掩膜層的互連設(shè)計(jì)。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 半定制設(shè)計(jì)半定制設(shè)計(jì)v 基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上，根據(jù)電路功能和要求通過掩膜互列的基片或母片上，根據(jù)電路功能和要求通過掩膜互連的方法完成專用集成電路設(shè)計(jì)。連的方法完成專用集成電路設(shè)計(jì)。v 用門陣列設(shè)計(jì)的用門陣列設(shè)計(jì)的ASICASIC中，只有上面幾層用作晶體管互中，只有上面幾層用作晶體管互連的金屬層由設(shè)計(jì)人員用全定制掩膜方法確定，這類連的金屬層由設(shè)計(jì)人員用全定制掩膜方

10、法確定，這類門陣列稱為掩膜式門陣列門陣列稱為掩膜式門陣列MGAMGA（Masked Gate ArrayMasked Gate Array）。）。v 門陣列中的邏輯單元稱為宏單元，其中每個(gè)邏輯單元門陣列中的邏輯單元稱為宏單元，其中每個(gè)邏輯單元的基本單元版圖相同，只有單元內(nèi)以及單元之間的互的基本單元版圖相同，只有單元內(nèi)以及單元之間的互連是定制的?？蛻粼O(shè)計(jì)人員可以從門陣列單元庫中選連是定制的?？蛻粼O(shè)計(jì)人員可以從門陣列單元庫中選擇預(yù)先設(shè)計(jì)和預(yù)定特性邏輯單元或宏單元，進(jìn)行定制擇預(yù)先設(shè)計(jì)和預(yù)定特性邏輯單元或宏單元，進(jìn)行定制的互連設(shè)計(jì)。的互連設(shè)計(jì)。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 半定制設(shè)計(jì)半定

11、制設(shè)計(jì)v基于門陣列的設(shè)計(jì)方法的主要特點(diǎn)：基于門陣列的設(shè)計(jì)方法的主要特點(diǎn)：適合于開發(fā)周期短，低開發(fā)成本的小批量數(shù)適合于開發(fā)周期短，低開發(fā)成本的小批量數(shù)字電路設(shè)計(jì)；字電路設(shè)計(jì)；門陣列基本單元固定，不便于實(shí)現(xiàn)存儲(chǔ)器之門陣列基本單元固定，不便于實(shí)現(xiàn)存儲(chǔ)器之類的電路；類的電路；在內(nèi)嵌式門陣列中，留出一些在內(nèi)嵌式門陣列中，留出一些ICIC區(qū)域?qū)ｉT用區(qū)域?qū)ｉT用于實(shí)現(xiàn)特殊功能，如設(shè)計(jì)存儲(chǔ)器模塊或其它于實(shí)現(xiàn)特殊功能，如設(shè)計(jì)存儲(chǔ)器模塊或其它功能電路模塊。功能電路模塊。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 3. 3. 可編程可編程ASICASIC設(shè)計(jì)設(shè)計(jì) v可編程可編程ASICASIC器件分為可編程邏輯器件（

12、器件分為可編程邏輯器件（PLDPLD）和現(xiàn)場可編程門陣列（和現(xiàn)場可編程門陣列（FPGAFPGA）兩類。）兩類。v目前常用的可編程邏輯器件類型有：通用陣列目前常用的可編程邏輯器件類型有：通用陣列邏 輯 （邏 輯 （ G A LG A L ） 和 復(fù) 雜 的 可 編 程 邏 輯 器 件） 和 復(fù) 雜 的 可 編 程 邏 輯 器 件（CPLDCPLD）。）。v可編程邏輯器件的特點(diǎn)有：可編程邏輯器件的特點(diǎn)有：無定制掩膜層或邏輯單元；無定制掩膜層或邏輯單元；設(shè)計(jì)周期短；設(shè)計(jì)周期短；單獨(dú)的大塊可編程互連；單獨(dú)的大塊可編程互連；具有可編程陣列邏輯，觸發(fā)器或鎖存器組成的邏輯具有可編程陣列邏輯，觸發(fā)器或鎖存器組

13、成的邏輯宏單元矩陣。宏單元矩陣。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 可編程可編程ASICASIC設(shè)計(jì)設(shè)計(jì)v現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGAFPGA）具有現(xiàn)場可）具有現(xiàn)場可編程特性，一般地講，現(xiàn)場可編程門陣編程特性，一般地講，現(xiàn)場可編程門陣列比可編程邏輯器件規(guī)模更大、更復(fù)雜。列比可編程邏輯器件規(guī)模更大、更復(fù)雜。v現(xiàn)場可編程門陣列的主要特點(diǎn)有：現(xiàn)場可編程門陣列的主要特點(diǎn)有：無定制掩膜層；無定制掩膜層；基本邏輯單元和互連采用編程的方法實(shí)現(xiàn)；基本邏輯單元和互連采用編程的方法實(shí)現(xiàn)；核心電路是規(guī)則的可編程基本邏輯單元陣列，核心電路是規(guī)則的可編程基本邏輯單元陣列，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏

14、輯；可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯；設(shè)計(jì)周期很短。設(shè)計(jì)周期很短。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 7.2 GAL7.2 GAL器件的編程及應(yīng)用器件的編程及應(yīng)用 vGALGAL邏輯器件具有如下特點(diǎn)：邏輯器件具有如下特點(diǎn)：采用高速電可擦采用高速電可擦CMOSCMOS工藝制造的，工藝制造的，CMOSCMOS的低的低功耗特性；功耗特性；可多次擦除和編程，適合于學(xué)習(xí)和樣機(jī)研制；可多次擦除和編程，適合于學(xué)習(xí)和樣機(jī)研制；器件速度快，不低于任何其他器件速度快，不低于任何其他TTLTTL可編程邏可編程邏輯芯片的速度。輯芯片的速度。v在本書中，我們將介紹兩種開發(fā)語言在本書中，我們將介紹兩種開發(fā)語言FASTM

15、APFASTMAP和和ABELABEL，并使用這兩種語言來編，并使用這兩種語言來編寫寫GALGAL器件的代碼。器件的代碼。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 7.2.1 FASTMAP7.2.1 FASTMAP語言及其應(yīng)用舉例語言及其應(yīng)用舉例 v1. FASTMAP1. FASTMAP軟件及語言規(guī)則軟件及語言規(guī)則 匯編軟件匯編軟件FASTMAPFASTMAP的作用是將用戶輸入的布爾表達(dá)的作用是將用戶輸入的布爾表達(dá)式翻譯成標(biāo)準(zhǔn)式翻譯成標(biāo)準(zhǔn)JEDECJEDEC碼，并產(chǎn)生列表文件和熔斷圖碼，并產(chǎn)生列表文件和熔斷圖文件。文件。FASTMAPFASTMAP支持如下布爾表達(dá)式：支持如下布爾表達(dá)式：（

16、1 1） ，如。表示輸，如。表示輸出直接由輸入表達(dá)式?jīng)Q定，與時(shí)鐘無關(guān)，并且輸出不允許出直接由輸入表達(dá)式?jīng)Q定，與時(shí)鐘無關(guān)，并且輸出不允許高阻態(tài)（三態(tài)）。高阻態(tài)（三態(tài)）。（2 2）： ，如：。表，如：。表示輸出的狀態(tài)只有在時(shí)鐘的上升沿才改變狀態(tài)，時(shí)鐘輸入示輸出的狀態(tài)只有在時(shí)鐘的上升沿才改變狀態(tài)，時(shí)鐘輸入腳不能作為信號(hào)輸入腳。腳不能作為信號(hào)輸入腳。（3 3）.OE=.OE= ，如，如.OE.OE。表。表示在邏輯表達(dá)式為真時(shí)，輸出有效；而其它狀態(tài)時(shí)，輸出示在邏輯表達(dá)式為真時(shí)，輸出有效；而其它狀態(tài)時(shí)，輸出為高阻態(tài)。為高阻態(tài)。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) FASTMAPFASTMAP軟件及語

17、言規(guī)則軟件及語言規(guī)則FASTMAPFASTMAP支持的邏輯關(guān)系符有：支持的邏輯關(guān)系符有：“* *”表示表示“與與”的關(guān)系；的關(guān)系；“”表示表示“或或”的關(guān)系；的關(guān)系；“”表示表示“非非”的關(guān)系。的關(guān)系。符號(hào)符號(hào)“；”表示注釋，在一行中，表示注釋，在一行中，“；”后后面的所有面的所有ASCIIASCII碼僅僅寫入列表文件。碼僅僅寫入列表文件?！?D E S C R I P T I O N ”D E S C R I P T I O N ” 表 示 文 件 結(jié) 束 ，表 示 文 件 結(jié) 束 ，“DESCRIPTION”DESCRIPTION”后的所有內(nèi)容，編譯器都后的所有內(nèi)容，編譯器都不予理會(huì)，僅僅

18、寫入列表文件中。不予理會(huì)，僅僅寫入列表文件中。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) FASTMAPFASTMAP軟件及語言規(guī)則軟件及語言規(guī)則匯編的源文件是一個(gè)標(biāo)準(zhǔn)的匯編的源文件是一個(gè)標(biāo)準(zhǔn)的ASCIIASCII碼文件，碼文件，任何文本編輯器，如記事本都可以編寫，任何文本編輯器，如記事本都可以編寫，F(xiàn)ASTMAPFASTMAP對(duì)于源文件書寫格式有一定的要求。對(duì)于源文件書寫格式有一定的要求。源文件的第一行要求給出源文件的第一行要求給出GALGAL器件型號(hào)，器件型號(hào)，“GAL16V8”GAL16V8”或或“GAL20V8”GAL20V8”；第二行可給出第二行可給出GALGAL器件的邏輯名稱，如器

19、件的邏輯名稱，如“4 4 Bits CounderBits Counder”、“Address Decoder”Address Decoder”等；等；第三行可列出版本信息和日期；第三行可列出版本信息和日期；第四行可寫明設(shè)計(jì)者的姓名。第四行可寫明設(shè)計(jì)者的姓名。這四行信息不能省略，否則不能通過編譯。這四行信息不能省略，否則不能通過編譯。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) FASTMAPFASTMAP軟件及語言規(guī)則軟件及語言規(guī)則接下來就是定義器件的管腳名稱，必須從第五行開接下來就是定義器件的管腳名稱，必須從第五行開始。管腳名稱可以使用不包含前面提到的邏輯關(guān)系始。管腳名稱可以使用不包含前面提

20、到的邏輯關(guān)系符的任何符號(hào)或字符串，定義時(shí)只需將管腳的名稱符的任何符號(hào)或字符串，定義時(shí)只需將管腳的名稱按管腳的序號(hào)依次排列即可，可以有多行。如果寫按管腳的序號(hào)依次排列即可，可以有多行。如果寫在同一行里，兩個(gè)管腳名之間應(yīng)該用空格分開。在同一行里，兩個(gè)管腳名之間應(yīng)該用空格分開。管腳定義完成之后就可以書寫布爾表達(dá)式，布爾表管腳定義完成之后就可以書寫布爾表達(dá)式，布爾表達(dá)式中只能用達(dá)式中只能用FASTMAPFASTMAP所支持的三種關(guān)系符，第一所支持的三種關(guān)系符，第一個(gè)布爾表達(dá)式最多有個(gè)布爾表達(dá)式最多有8 8個(gè)個(gè)“或或”項(xiàng)（項(xiàng)（“”項(xiàng)），項(xiàng)），因此超過因此超過8 8個(gè)或項(xiàng)的邏輯關(guān)系需要用戶手工化簡，個(gè)或項(xiàng)

21、的邏輯關(guān)系需要用戶手工化簡，并且并且FASTMAPFASTMAP不支持括號(hào)，即不支持括號(hào)，即“（）（）”。當(dāng)所有布爾表達(dá)式書寫完后，應(yīng)以一個(gè)關(guān)鍵字當(dāng)所有布爾表達(dá)式書寫完后，應(yīng)以一個(gè)關(guān)鍵字“DESCRIPTION”DESCRIPTION”結(jié)束，并適當(dāng)追加注釋，以提高結(jié)束，并適當(dāng)追加注釋，以提高匯編代碼的可讀性。匯編代碼的可讀性。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 2.FASTMAP2.FASTMAP應(yīng)用舉例應(yīng)用舉例 v例例1 13-83-8譯碼器譯碼器 3-83-8譯碼器是一種很常用的譯碼器，譯碼器是一種很常用的譯碼器，一般用于地址譯碼，如一般用于地址譯碼，如I/OI/O端口選端口選擇等

22、。它有擇等。它有3 3個(gè)二進(jìn)制碼輸入端，個(gè)二進(jìn)制碼輸入端，8 8個(gè)與輸入二進(jìn)制碼相對(duì)應(yīng)的輸出端，個(gè)與輸入二進(jìn)制碼相對(duì)應(yīng)的輸出端，以及控制端以及控制端/G1/G1、/G2A/G2A和和/G2B/G2B，器，器件引腳如圖件引腳如圖7.2.17.2.1所示。由于只有所示。由于只有6 6個(gè)輸入和個(gè)輸入和8 8個(gè)輸出，因此用一片個(gè)輸出，因此用一片GAL16V8GAL16V8即可。即可。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 3-83-8譯碼器的譯碼器的FASTMAPFASTMAP代碼代碼GAL16V8GAL16V8;DEVICE;DEVICEAddress DecoderAddress Decode

23、rV1.0 2006.11.2V1.0 2006.11.2DESIGNED BY XXXDESIGNED BY XXXA B C NC G2A G2B G1 NC NC GNDA B C NC G2A G2B G1 NC NC GND ;PIN NAME;PIN NAMENC Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 VCCNC Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 VCC Y0Y0/A/A* */B/B* */C/C* *G1G1* */G2A/G2A* */G2B/G2BY1Y1A A* */B/B* */C/C* *G1G1* */G2A/G2A* */G2B/G2BY2

24、Y2/A/A* *B B* */C/C* *G1G1* */G2A/G2A* */G2B/G2BY3Y3A A* *B B* */C/C* *G1G1* */G2A/G2A* */G2B/G2BY4Y4/A/A* */B/B* *C C* *G1G1* */G2A/G2A* */G2B/G2BY5Y5A A* */B/B* *C C* *G1G1* */G2A/G2A* */G2B/G2BY6Y6/A/A* *B B* *C C* *G1G1* */G2A/G2A* */G2B/G2BY7Y7A A* *B B* *C C* *G1G1* */G2A/G2A* */G2B/G2BDESCRIP

25、TION DESCRIPTION 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例2 2七段顯示譯碼器七段顯示譯碼器 v數(shù)字顯示譯碼器是用來驅(qū)動(dòng)數(shù)數(shù)字顯示譯碼器是用來驅(qū)動(dòng)數(shù)碼管的中規(guī)模集成電路。它的碼管的中規(guī)模集成電路。它的功能是將功能是將BCDBCD碼變成十進(jìn)制數(shù)字，碼變成十進(jìn)制數(shù)字，并在數(shù)碼管上顯示出來。下面并在數(shù)碼管上顯示出來。下面的以七段顯示譯碼器為例講解的以七段顯示譯碼器為例講解FASTMAPFASTMAP的使用。的使用。v七段顯示譯碼器的輸入由兩部七段顯示譯碼器的輸入由兩部分組成，數(shù)碼輸入部分（分組成，數(shù)碼輸入部分（I3I3、I2I2、I1I1、I0I0）和輔助輸入部分）和輔助輸入部

26、分（LTLT，RBIRBI，BIBI），輸出除了七），輸出除了七位譯碼輸出外，還有滅零輸出位譯碼輸出外，還有滅零輸出信號(hào)信號(hào)RBORBO。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 七段顯示譯碼器七段顯示譯碼器vLTLT為試燈信號(hào)輸入端，用來檢查數(shù)碼管的七段為試燈信號(hào)輸入端，用來檢查數(shù)碼管的七段是否都正常。由表中第一行可見，當(dāng)是否都正常。由表中第一行可見，當(dāng)LT=0LT=0，BI=1BI=1，即輸入試燈信號(hào)時(shí)，不管，即輸入試燈信號(hào)時(shí)，不管I3I3，I2I2，I1I1，I0I0輸入如何，數(shù)據(jù)管的七段全亮，說明各段顯輸入如何，數(shù)據(jù)管的七段全亮，說明各段顯示正常，否則就不正常。示正常，否則就不正常。

27、BIBI為熄滅信號(hào)輸入端，為熄滅信號(hào)輸入端，由表中第二行可見，當(dāng)由表中第二行可見，當(dāng)BI=0BI=0時(shí)，不管其它輸入時(shí)，不管其它輸入端狀態(tài)如何，數(shù)碼管熄滅。端狀態(tài)如何，數(shù)碼管熄滅。RBIRBI為滅零信號(hào)輸為滅零信號(hào)輸入端，用來熄滅不需要顯示的入端，用來熄滅不需要顯示的0 0。由表中第三。由表中第三行可見，當(dāng)行可見，當(dāng)LT=1LT=1，RBI=0RBI=0，BI=1BI=1，且輸入，且輸入I3I2I1I0=0000I3I2I1I0=0000時(shí)，數(shù)碼管熄滅。這在多位數(shù)時(shí)，數(shù)碼管熄滅。這在多位數(shù)顯系統(tǒng)中，可將有效數(shù)字前、后多余的顯系統(tǒng)中，可將有效數(shù)字前、后多余的0 0熄滅，熄滅，既便于讀數(shù)，又可減少

28、功耗。當(dāng)既便于讀數(shù)，又可減少功耗。當(dāng)LT=1LT=1，RBI=0RBI=0時(shí)輸出端時(shí)輸出端RBO=0RBO=0。級(jí)聯(lián)時(shí)，可將。級(jí)聯(lián)時(shí)，可將RBORBO送到另一片送到另一片七段顯示譯碼器的滅零信號(hào)輸入端，可以使這七段顯示譯碼器的滅零信號(hào)輸入端，可以使這兩片都滅兩片都滅0 0。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 七段顯示譯碼器的七段顯示譯碼器的FASTMAPFASTMAP代碼代碼 GAL16V8GAL16V8DIGITAL DISPLAY DECODERDIGITAL DISPLAY DECODERVER 1.0 2006-11.2VER 1.0 2006-11.2DESIGNED BY

29、XXXDESIGNED BY XXXNULL NULL LT RBI BI I3 I2 I1 I0 NULL NULL LT RBI BI I3 I2 I1 I0 GNDGNDNULL A B C D E F G RBO VCCNULL A B C D E F G RBO VCC RBO=/LT+RBI+/BI+I3+I2+I1+I0RBO=/LT+RBI+/BI+I3+I2+I1+I0G=/BI+LTG=/BI+LT* *BIBI* */I3/I3* */I2/I2* */I1/I1* */I0+LT/I0+LT* *BIBI* */I3/I3* */I2/I2* */I1/I1* *I0+

30、LTI0+LT* *BIBI* */I3/I3* *I2I2* *I1I1* *I0 I0 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 七段顯示譯碼器的七段顯示譯碼器的FASTMAPFASTMAP代碼代碼F=/BI+LTF=/BI+LT* *BIBI* */RBI/RBI* */I3/I3* */I2/I2* */I1/I1* */I0+LT/I0+LT* *BIBI* */I3/I3* */I2/I2* */I1/I1* *I0 I0 +LT+LT* *BIBI* */I3/I3* */I2/I2* *I1 +LTI1 +LT* *BIBI* */I3/I3* *I2I2* *I1I1* *I

31、0 I0 E=/BI+LTE=/BI+LT* *BI BI * */RBI/RBI* */I3/I3* */I2/I2* */I1/I1* */I0 +LT/I0 +LT* *BI BI * */I3/I3* */I2/I2* *I0 +LTI0 +LT* *BI BI * */I3/I3* *I2I2* */I1 +LT/I1 +LT* *BI BI * */I3/I3* *I2I2* *I1I1* *I0+LTI0+LT* *BI BI * *I3I3* */I2/I2* */I1/I1* *I0I0 D=/BI+LTD=/BI+LT* *BI BI * */RBI/RBI* */I3/I

32、3* */I2/I2* */I1/I1* */I0+LT/I0+LT* *BI BI * */I3/I3* */I2/I2* */I1/I1* */I0 +LT/I0 +LT* *BI BI * */I3/I3* *I2I2* */I1/I1* */I0+LT/I0+LT* *BI BI * */I3/I3* *I2I2* *I1I1* *I0I0 C=/BI+LTC=/BI+LT* *BI BI * */RBI/RBI* */I3/I3* */I2/I2* */I1/I1* */I0+LT/I0+LT* *BI BI * */I3/I3* */I2/I2* *I1I1* */I0/I0 B=

33、/BI+LTB=/BI+LT* *BI BI * */RBI/RBI* */I3/I3* */I2/I2* */I1/I1* */I0 +LT/I0 +LT* *BI BI * */I3/I3* *I2I2* */I1/I1* *I0 +LTI0 +LT* *BI BI * */I3/I3* *I2I2* *I1I1* */I0/I0 A=/BI+LTA=/BI+LT* *BI BI * */RBI/RBI* */I3/I3* */I2/I2* */I1/I1* */I0 +LT/I0 +LT* *BI BI * */I3/I3* */I2/I2* */I1/I1* *I0 +LTI0 +LT

34、* *BI BI * */I3/I3* *I2I2* */I1/I1* */I0/I0DESCRIPTION DESCRIPTION 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例3 3六位雙向移位寄存器六位雙向移位寄存器 v移位寄存器的功能是在移移位寄存器的功能是在移位脈沖作用下，寄存器中位脈沖作用下，寄存器中的數(shù)據(jù)可以逐位左移或右的數(shù)據(jù)可以逐位左移或右移。雙向移位寄存器可根移。雙向移位寄存器可根據(jù)移位控制端的輸入來選據(jù)移位控制端的輸入來選擇工作方式，以完成左移擇工作方式，以完成左移或右移的功能。移位寄存或右移的功能。移位寄存器的應(yīng)用很廣，一般可用器的應(yīng)用很廣，一般可用來對(duì)數(shù)碼作串、并行變換

35、，來對(duì)數(shù)碼作串、并行變換，或在移位寄存器的基礎(chǔ)上或在移位寄存器的基礎(chǔ)上構(gòu)成計(jì)數(shù)器和序列信號(hào)發(fā)構(gòu)成計(jì)數(shù)器和序列信號(hào)發(fā)生器等。生器等。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 六位雙向移位寄存器六位雙向移位寄存器v圖圖7.2.47.2.4所示的六位雙向移位寄存器是采所示的六位雙向移位寄存器是采用用GAL16V8GAL16V8設(shè)計(jì)的，可以將數(shù)據(jù)左右移位，設(shè)計(jì)的，可以將數(shù)據(jù)左右移位，可以串行或并行裝入數(shù)據(jù)，用可以串行或并行裝入數(shù)據(jù)，用S0S0和和S1S1兩兩個(gè)輸入端選擇工作方式個(gè)輸入端選擇工作方式; ;所有串行口全部所有串行口全部是雙向的，因此引腳是雙向的，因此引腳1212（RI/LORI/LO）是右

36、串）是右串行輸入和左串行輸出，而引腳行輸入和左串行輸出，而引腳1919（LI/ROLI/RO）是左串行輸入和右串行輸出是左串行輸入和右串行輸出 。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 六位雙向移位寄存器的六位雙向移位寄存器的FASTMAPFASTMAP代碼代碼 GAL16V8GAL16V86 BIT SHIFTER6 BIT SHIFTERVER1.0 2006-11-2VER1.0 2006-11-2DESIGNED BY XXXDESIGNED BY XXXCLK S1 S0 D5 D4 D3 D2 D1 D0 GNDCLK S1 S0 D5 D4 D3 D2 D1 D0 GNDOE

37、RILO Q5 Q4 Q3 Q2 Q1 Q0 LIRO VCCOE RILO Q5 Q4 Q3 Q2 Q1 Q0 LIRO VCC Q0:=/S1Q0:=/S1* */S0/S0* *Q0+/S1Q0+/S1* *S0S0* *Q1+S1Q1+S1* */S0/S0* *LIRO+S1LIRO+S1* *S0S0* *D0D0 Q1:=/S1Q1:=/S1* */S0/S0* *Q1+/S1Q1+/S1* *S0S0* *Q2+S1Q2+S1* */S0/S0* *Q2+S1Q2+S1* *S0S0* *D1D1Q2:=/S1Q2:=/S1* */S0/S0* *Q2+/S1Q2+/S1* *

38、S0S0* *Q3+S1Q3+S1* */S0/S0* *Q1+S1Q1+S1* *S0S0* *D2 D2 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 六位雙向移位寄存器的六位雙向移位寄存器的FASTMAPFASTMAP代碼代碼Q3:=/S1Q3:=/S1* */S0/S0* *Q3+/S1Q3+/S1* *S0S0* *Q4+S1Q4+S1* */S0/S0* *Q2+S1Q2+S1* *S0S0* *D3D3Q4:=/S1Q4:=/S1* */S0/S0* *Q4+/S1Q4+/S1* *S0S0* *Q5+S1Q5+S1* */S0/S0* *Q3+S1Q3+S1* *S0S0* *D4

39、D4 Q5:=/S1Q5:=/S1* */S0/S0* *A5+/S1A5+/S1* *S0S0* *RILO+S1RILO+S1* */S0/S0* *Q4+S1Q4+S1* *S0S0* *D5D5 LIRO=Q0LIRO=Q0LIRO.OE=SOLIRO.OE=SO* */S1/S1 RILO=Q5RILO=Q5RILO.OE=/SORILO.OE=/SO* *S1S1DESCRIPTION DESCRIPTION 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例4 4四位同步可逆計(jì)數(shù)器四位同步可逆計(jì)數(shù)器 可逆計(jì)數(shù)器指的是既能做加法計(jì)數(shù)又能做減可逆計(jì)數(shù)器指的是既能做加法計(jì)數(shù)又能做減法計(jì)數(shù)的

40、計(jì)數(shù)器。在實(shí)際應(yīng)用中，計(jì)數(shù)不一法計(jì)數(shù)的計(jì)數(shù)器。在實(shí)際應(yīng)用中，計(jì)數(shù)不一定要從定要從0 0開始，而是從某一指定數(shù)開始計(jì)數(shù)，開始，而是從某一指定數(shù)開始計(jì)數(shù)，因此要求計(jì)數(shù)器具有預(yù)置數(shù)的功能。因此要求計(jì)數(shù)器具有預(yù)置數(shù)的功能。決定計(jì)數(shù)器工作方式的是兩個(gè)控制輸入決定計(jì)數(shù)器工作方式的是兩個(gè)控制輸入CTL0CTL0和和CTL1CTL1，其方式選擇如表，其方式選擇如表7.2.47.2.4所述。所述。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 四位同步可逆計(jì)數(shù)器的四位同步可逆計(jì)數(shù)器的FASTMAPFASTMAP代碼代碼 GAL16V8GAL16V84 BIT ADD/SUB COUNTER4 BIT ADD/SUB

41、 COUNTERVER1.0 2006-11-2VER1.0 2006-11-2DESIGNED BY XXXDESIGNED BY XXXCLK I3 I2 I1 I0 NULL NULL CTL1 CTL0 GNDCLK I3 I2 I1 I0 NULL NULL CTL1 CTL0 GNDOE NULL NULL NULL NULL Q3 Q2 Q1 Q0 VCCOE NULL NULL NULL NULL Q3 Q2 Q1 Q0 VCC Q3:=/CNTL1Q3:=/CNTL1* *CNTL0CNTL0* *I3+CNTL1I3+CNTL1* */CNTL0/CNTL0* */Q0/Q

42、0* */Q1/Q1* */Q2/Q2* */Q3 /Q3 +CNTL1+CNTL1* */CNTL0/CNTL0* *Q0Q0* *Q1Q1* *Q2Q2* *Q3+CNTL1Q3+CNTL1* *CNTL0CNTL0* */Q0/Q0* */Q1/Q1* */Q2/Q2* *Q3Q3 +CNTL1 +CNTL1* *CNTL0CNTL0* *Q0Q0* *Q1Q1* *Q2Q2* */Q3+CNTL1 /Q3+CNTL1 * *Q0Q0* */Q2/Q2* *Q3Q3 +CNTL1 +CNTL1 * */Q1/Q1* *Q2Q2* *Q3+CNTL1 Q3+CNTL1 * */Q0/Q0*

43、 *Q1Q1* *Q3 Q3 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 四位同步可逆計(jì)數(shù)器的四位同步可逆計(jì)數(shù)器的FASTMAPFASTMAP代碼代碼 Q2Q2：=/CNTL1=/CNTL1* *CNTL0CNTL0* *I2+CNTL1I2+CNTL1* */CNTL0/CNTL0* */Q0/Q0* */Q1/Q1* */Q2/Q2 +CNTL1 +CNTL1* */CNTL0/CNTL0* *Q1Q1* *Q2+CNTL1Q2+CNTL1* *CNTL0CNTL0* */Q1/Q1* *Q2Q2 +CNTL1 +CNTL1* *CNTL0CNTL0* *Q0Q0* *Q1Q1* */Q2+

44、CNTL1/Q2+CNTL1* */ Q0/ Q0* *Q1Q1* *Q2Q2 +CNTL1 +CNTL1* *Q0Q0* */Q1/Q1* *Q2 Q2 Q1Q1：=/CNTL1=/CNTL1* *CNTL0CNTL0* *I1+CNTL1I1+CNTL1* */CNTL0/CNTL0* */Q0/Q0* */Q1/Q1 +CNTL1 +CNTL1* */CNTL0/CNTL0* *Q0Q0* *Q1+CNTL1Q1+CNTL1* *CNTL0CNTL0* */Q0/Q0* *Q1Q1 +CNTL1 +CNTL1* *CNTL0CNTL0* *Q0Q0* */Q1/Q1 Q0Q0：=/CNT

45、L1=/CNTL1* *CNTL0CNTL0* *I0+CNTL1I0+CNTL1* */Q0/Q0DESCRIPTION DESCRIPTION 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 7.2.2 ABEL7.2.2 ABEL語言及其應(yīng)用舉例語言及其應(yīng)用舉例 v1.ABEL1.ABEL語言及其編程介紹語言及其編程介紹 ABELABEL語言是由美國語言是由美國DATA I/ODATA I/O公司于公司于1983198319881988年推出的一種硬件描述語言年推出的一種硬件描述語言( (也稱為也稱為ABEL-HDL)ABEL-HDL)，是開發(fā)，是開發(fā)SPLDSPLD的一種高級(jí)代碼設(shè)的一種高級(jí)

46、代碼設(shè)計(jì)語言。計(jì)語言。ABELABEL語言支持邏輯方程、真值表和語言支持邏輯方程、真值表和狀態(tài)圖三種邏輯描述方式。狀態(tài)圖三種邏輯描述方式。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 1.ABEL1.ABEL語言及其編程介紹語言及其編程介紹vABELABEL源文件的基本結(jié)構(gòu)源文件的基本結(jié)構(gòu) ：第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) ABELABEL語言及其編程介紹語言及其編程介紹v源文件中的信號(hào)源文件中的信號(hào)屬性屬性可選擇表可選擇表7.2.57.2.5所述的屬性字符串。所述的屬性字符串。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 2.2.應(yīng)用舉例應(yīng)用舉例 v例例1 1使用使用ABELABEL語

47、言設(shè)計(jì)一個(gè)四位二進(jìn)語言設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)比較器制數(shù)比較器 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 應(yīng)用舉例應(yīng)用舉例v 該例子中的該例子中的modulemodule，declarationsdeclarations，pinpin，istypeistype，EquationsEquations，test_vectorstest_vectors，endend是關(guān)鍵字。使用時(shí)不是關(guān)鍵字。使用時(shí)不分大小寫。不能用于器件名、引腳、節(jié)點(diǎn)、常量、組、分大小寫。不能用于器件名、引腳、節(jié)點(diǎn)、常量、組、宏和信號(hào)。宏和信號(hào)。ABELABEL語言中的關(guān)鍵字如下：語言中的關(guān)鍵字如下： async_reset fuse

48、s state case goto state_diagram async_reset fuses state case goto state_diagram cycle if state_register declarations in sync_reset cycle if state_register declarations in sync_reset device interface test_vectors else istype then device interface test_vectors else istype then enable(obsolete) library

49、 title end macro enable(obsolete) library title end macro trace endcase module truth_table endwith trace endcase module truth_table endwith node wait equations options when external pin node wait equations options when external pin with flag(obsolete) property functional_blockwith flag(obsolete) pro

50、perty functional_blockv 注釋有兩種方法：一種是使用雙引號(hào)注釋有兩種方法：一種是使用雙引號(hào)“ ”“ ”，另一種是，另一種是使用雙斜杠使用雙斜杠/。 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例2 2使用使用ABELABEL語言設(shè)計(jì)一個(gè)語言設(shè)計(jì)一個(gè)4 4位左位左移移位寄存器移移位寄存器 vABELABEL代碼如下：代碼如下：MODULE SHIFT4MODULE SHIFT4TITLE SHIFT4TITLE SHIFT4DIN,CLK,CLR PIN;DIN,CLK,CLR PIN;Q3.Q0 PIN ISTYPE REG;Q3.Q0 PIN ISTYPE REG;OU

51、T=Q3.Q0;OUT=Q3.Q0; EQUATIONSEQUATIONSOUT.CLK=CLK;OUT.CLK=CLK;OUT.AR=CLR;OUT.AR=CLR;Q0 := DIN;Q0 := DIN;Q1 := Q0;Q1 := Q0;Q2 := Q1;Q2 := Q1;Q3 := Q2; Q3 := Q2; ENDEND方程式中的賦值方程式中的賦值符為符為“”或或“: :”?！啊睘榉菫榉菚r(shí)鐘賦值，主要用時(shí)鐘賦值，主要用于組合邏輯輸出；于組合邏輯輸出；“: :”為時(shí)鐘賦為時(shí)鐘賦值，主要用于寄存值，主要用于寄存器輸出。器輸出。第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例3 3使用使用WH

52、EN_THENWHEN_THEN語句設(shè)計(jì)語句設(shè)計(jì)一個(gè)一個(gè)4 4選選1 1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。 vABELABEL代碼如下：代碼如下：MODULE MUX4S1MODULE MUX4S1TITLE MUX4S1TITLE MUX4S1S1,S0 PIN;S1,S0 PIN;D3,D2,D1,D0 PIN;D3,D2,D1,D0 PIN;Y PIN ISTYPE COM;Y PIN ISTYPE COM;S=S1,S0;S=S1,S0;EQUATIONSEQUATIONSWHEN (S=0) THEN Y=D0;WHEN (S=0) THEN Y=D0;WHEN (S=1) THEN Y=D1

53、;WHEN (S=1) THEN Y=D1;WHEN (S=2) THEN Y=D2;WHEN (S=2) THEN Y=D2;WHEN (S=3) THEN Y=D3;WHEN (S=3) THEN Y=D3;END END v在方程中允許使用在方程中允許使用WHEN-THEN-WHEN-THEN-ELSEELSE語句。但不能使用語句。但不能使用IF-IF-THEN-ELSETHEN-ELSE語句。其表達(dá)式如下：語句。其表達(dá)式如下：WHEN WHEN 條件條件 THEN!THEN!變量名變量名表達(dá)式；表達(dá)式； ELSE ELSE 方程式；方程式； 或者或者WHEN WHEN 條件條件 THE

54、N THEN 方程式；方程式； ELSE ELSE 方程式；方程式； 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例4 4使用使用WHEN_THEN_ELSEWHEN_THEN_ELSE語句設(shè)計(jì)一位十進(jìn)制加法計(jì)數(shù)語句設(shè)計(jì)一位十進(jìn)制加法計(jì)數(shù)器器 vABELABEL代碼如下：代碼如下：MODULE count10MODULE count10q3,q2,q1,q0 PIN ISTYPE reg;q3,q2,q1,q0 PIN ISTYPE reg;clk,cd clk,cd PIN;PIN;count = q3.q0;count = q3.q0;EQUATIONSEQUATIONScount.clk

55、 = clkcount.clk = clk; ;count.ar = cdcount.ar = cd; ;WHEN (count=9) THEN count := 0;WHEN (count=9) THEN count := 0; ELSE count := (count.fb ELSE count := (count.fb+1);+1);END END 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) ABELABEL代碼說明代碼說明v真值表語句用表格的形式將輸出定義為輸入的真值表語句用表格的形式將輸出定義為輸入的函數(shù)。以關(guān)鍵字函數(shù)。以關(guān)鍵字TRUTH_TABLETRUTH_TABLE為開始，后面跟

56、為開始，后面跟表頭向量和表格。其格式如下：表頭向量和表格。其格式如下：TRUTH_TABLE (TRUTH_TABLE (輸入輸入 輸出輸出) ) 輸入輸入 輸出輸出; ;或或 TRUTH_TABLE (TRUTH_TABLE (輸入輸入 : : 寄存器型輸出寄存器型輸出 輸出；輸出；) ) 輸入輸入 : : 寄存器型輸出寄存器型輸出 輸出；輸出； 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例5 5用真值表實(shí)現(xiàn)一個(gè)用真值表實(shí)現(xiàn)一個(gè)4-24-2線編碼器線編碼器 v ABELABEL代碼如下：代碼如下：MODULE CODER24MODULE CODER24/模塊語句模塊語句TITLE CODE

57、R24TITLE CODER24/標(biāo)題語句標(biāo)題語句I3,I2,I1,I0 PIN;I3,I2,I1,I0 PIN;/定義段定義段O1,O0 PIN ISTYPE COM;O1,O0 PIN ISTYPE COM; / /組合型輸出組合型輸出TRUTH_TABLE (I3,I2,I1,I0-O1,O0) /TRUTH_TABLE (I3,I2,I1,I0-O1,O0) /用真值表實(shí)現(xiàn)用真值表實(shí)現(xiàn) 0,0,0,1-0,0; 0,0,0,1-0,0; 0,0,1,0-0,1; 0,0,1,0-0,1; 0,1,0,0-1,0; 0,1,0,0-1,0; 1,0,0,0-1,1; 1,0,0,0-1,

58、1;ENDEND第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例例6 6用真值表實(shí)現(xiàn)一個(gè)用真值表實(shí)現(xiàn)一個(gè)2-42-4線譯碼器線譯碼器 v2-42-4線譯碼器的輸入輸出關(guān)系如表線譯碼器的輸入輸出關(guān)系如表7.2.67.2.6所示所示 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 2-42-4線譯碼器線譯碼器vABELABEL代碼如下：代碼如下：MODULE decoderMODULE decoderDECLARATIONSDECLARATIONS a , b a , b pin; pin; y0 , y1 , y2 , y3 y0 , y1 , y2 , y3 pin istype pin istype

59、com ;com ;TRUTH_TABLE ( a, b - y0,y1,y2,y3 )TRUTH_TABLE ( a, b - y0,y1,y2,y3 ) 0, 0 - 1 , 0 , 0 , 0; 0, 0 - 1 , 0 , 0 , 0; 0, 1 - 0 , 1 , 0 , 0; 0, 1 - 0 , 1 , 0 , 0; 1, 0 - 0 , 0 , 1 , 0; 1, 0 - 0 , 0 , 1 , 0; 1, 1 - 0 , 0 , 0 , 1; 1, 1 - 0 , 0 , 0 , 1;END decoder END decoder 第第7 7章章 ASICASIC設(shè)計(jì)設(shè)計(jì) 例

60、例7 7設(shè)計(jì)一位十進(jìn)制加法計(jì)設(shè)計(jì)一位十進(jìn)制加法計(jì)數(shù)器及七段譯碼電路數(shù)器及七段譯碼電路 vABELABEL代碼如下：代碼如下：MODULE countMODULE countclkclk PIN; PIN; q3.q0 PIN ISTYPE REG;q3.q0 PIN ISTYPE REG;a,b,c,d,e,f,g PIN ISTYPE COM;a,b,c,d,e,f,g PIN ISTYPE COM;H, L = 1,0;H, L = 1,0;count = q3.q0;count = q3.q0; EQUATIONSEQUATIONSq3.q0.clk=clkq3.q0.clk=clk;