《FPGA培訓(xùn)》ppt課件

1、FPGA培訓(xùn)第一講內(nèi)容n 可編程邏輯器件概述n ispXP2芯片引見(jiàn)n FPGA與CPLD的比較n Vrilog HDL編程言語(yǔ)n 編程實(shí)例n ispLEVER7.0開(kāi)發(fā)環(huán)境n 作業(yè)：數(shù)字時(shí)鐘可編程邏輯器件概述PLD的開(kāi)展歷程：PLD的分類按集成度分類:按構(gòu)造分類 乘積項(xiàng)構(gòu)造：大部分簡(jiǎn)單PLD和CPLD 查找表構(gòu)造：大多數(shù)FPGA按編程工藝分類 熔絲(Fuse)型 反熔絲(Anti-fuse)型 EPROM型，紫外線擦除電可編程邏輯器件 EEPROM型 SRAM型：大部分FPGA器件采用此種編程工藝 Flash型簡(jiǎn)單PLD器件被取代的緣由n陣列規(guī)模小，資源不夠用于設(shè)計(jì)數(shù)字系統(tǒng)n片內(nèi)存放器資源缺

2、乏，難以構(gòu)成豐富的時(shí)序電路nI/O不夠靈敏n編程不便，需公用的編程工具FPGA/CPLD被廣泛采用的緣由n規(guī)模越來(lái)越大，單片邏輯門數(shù)已愈千萬(wàn)。n開(kāi)發(fā)過(guò)程投資小。FPGA/CPLD芯片在出廠前都經(jīng)過(guò)了嚴(yán)厲的測(cè)試，而且設(shè)計(jì)靈敏，發(fā)現(xiàn)錯(cuò)誤可直接更改設(shè)計(jì)，減少了投片風(fēng)險(xiǎn)。n用FPGA/CPLD試制功能樣機(jī)，能以最快速度占領(lǐng)市場(chǎng)。有些領(lǐng)域，規(guī)范協(xié)議開(kāi)展太快，設(shè)計(jì)ASIC根不上技術(shù)更新速度，只能依托FPGA/CPLD完成系統(tǒng)研制與開(kāi)發(fā)。nFPGA/CPLD開(kāi)發(fā)工具智能化，功能強(qiáng)大。n新型FPGA內(nèi)嵌CPU或DSP內(nèi)核，支持軟硬件協(xié)同設(shè)計(jì)，可作為SOPC硬件平臺(tái)。XP2根本構(gòu)造JTAG & SPI

3、PortssysCLOCK PLLs Frequency Synthesis-Up to 4 per deviceEnhanced Configuration Logicincludes Dual Boot, Decryption & TransFRPre-EngineeredSource SynchronousSupport:DDR2 400MbpsGeneric 750MbpsOn-Chip OscillatorFlashFlexible sysIO Buffers: LVCMOS, HSTL,SSTL, LVDS, + DSP BlocksMultiply and Accumul

4、ate Support ForUp to 32 18X18 MultiplierssysMEM Block RAM 18Kbit Dual PortUp to 885KbitsProgrammable Function Units (PFUs) Up to 40K LUTsFlexible Routing Optimized for Speed, Cost and Routability DeviceXP2-5XP2-8XP2-17XP2-30XP2-40LUTs (K)58172940EBR SRAM Blocks912152148EBR SRAM (Kbits)16622127638788

5、5Distributed RAM (Kbits)1018355683# 18x18 Multipliers1216202832PLLs22444Package & IO Combinations132-ball csBGA (8x8mm)8686144-pin TQFP (20 x20mm)100100208-pin PQFP (28x28mm)146146146256-ball ftBGA (17x17mm)172201201201484-ball fpBGA (23x23mm)358363363672-ball fpBGA (27x27mm)472540查找表Look-Up-Tab

6、le)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。它把數(shù)據(jù)事先寫(xiě)入RAM后，每當(dāng)輸入一個(gè)信號(hào)就等于輸入一個(gè)地址進(jìn)展查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。 FPGA/CPLD比較什么是什么是Verilog HDLVerilog HDL？ Verilog HDL Verilog HDL是一種硬件描畫(huà)言語(yǔ)，用于從算法級(jí)、門級(jí)到開(kāi)關(guān)級(jí)的多種籠統(tǒng)是一種硬件描畫(huà)言語(yǔ)，用于從算法級(jí)、門級(jí)到開(kāi)關(guān)級(jí)的多種籠統(tǒng)設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完好的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)可以按層次描畫(huà)，并可在一樣描畫(huà)中顯和完好

7、的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)可以按層次描畫(huà)，并可在一樣描畫(huà)中顯式地進(jìn)展時(shí)序建模。式地進(jìn)展時(shí)序建模。Verilog HDLVerilog HDL言語(yǔ)提供了編程言語(yǔ)接口，經(jīng)過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)言語(yǔ)提供了編程言語(yǔ)接口，經(jīng)過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的詳細(xì)控制和運(yùn)轉(zhuǎn)。計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的詳細(xì)控制和運(yùn)轉(zhuǎn)。Verilog HDLVerilog HDL言語(yǔ)不僅定義了語(yǔ)言語(yǔ)不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法構(gòu)造都定義了明晰的模擬、仿真語(yǔ)義。因此，用這種言語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法構(gòu)造都定義了明晰的模擬、仿真語(yǔ)義。因此，用這種言語(yǔ)編寫(xiě)的模型可以運(yùn)用編寫(xiě)的模型可以運(yùn)用Ve r

8、i l o gVe r i l o g仿真器進(jìn)展驗(yàn)證。言語(yǔ)從仿真器進(jìn)展驗(yàn)證。言語(yǔ)從C C編程言語(yǔ)中承繼了編程言語(yǔ)中承繼了多種操作符和構(gòu)造。多種操作符和構(gòu)造。Verilog HDLVerilog HDL言語(yǔ)的中心子集非常易于學(xué)習(xí)和運(yùn)用，完好的言語(yǔ)的中心子集非常易于學(xué)習(xí)和運(yùn)用，完好的硬件描畫(huà)言語(yǔ)足以對(duì)從最復(fù)雜的芯片到完好的電子系統(tǒng)進(jìn)展描畫(huà)。硬件描畫(huà)言語(yǔ)足以對(duì)從最復(fù)雜的芯片到完好的電子系統(tǒng)進(jìn)展描畫(huà)。VerilogVerilog “Tell me how your circuit should behave and I will give you “Tell me how your circuit s

9、hould behave and I will give youthe hardware that does the job.the hardware that does the job.功能模塊:構(gòu)造模塊:RTL綜合:lRegister Transfer Level (RTL) - A type of behavioral modeling, for the purpose of synthesis.l Hardware is implied or inferredl SynthesizablelSynthesis - Translating HDL to a circuit and the

10、n optimizing the represented circuitlRTL Synthesis - The process of translating a RTL model of hardware into an optimized technology specific gate level implementationRTL綜合:典型綜合流程:典型仿真流程：根本模塊構(gòu)造：PORTS聲明：DATA類型聲明：assign語(yǔ)句：assign語(yǔ)句：Always 語(yǔ)句：語(yǔ)句：nIf there are more than one behavioral statement inside an

11、 always block, the statements can be grouped using the keywords begin and end.n此語(yǔ)句總是循環(huán)執(zhí)行。n只需存放器類型數(shù)據(jù)可以在這種語(yǔ)句中被賦值。一切的a l w a y s語(yǔ)句在0時(shí)辰并發(fā)執(zhí)行。阻塞性過(guò)程賦值：n賦值操作符是“= 。阻塞性過(guò)程賦值在其后一切語(yǔ)句執(zhí)行前執(zhí)行，即在下一語(yǔ)句執(zhí)行前該賦值語(yǔ)句完成執(zhí)行。如下所示：na l w a y s (A o r B o r C i n)nb e g i nn T 1 = A & B;n T 2 = B & C i n;n T 3 = A & C i

12、 n;n C o u t = T 1 | T 2 | T 3;ne n dnT 1賦值首先發(fā)生，計(jì)算T 1；接著執(zhí)行第二條語(yǔ)句，T 2被賦值；然后執(zhí)行第三條語(yǔ)句，T 3被賦值；依此類推。nexecuted in the order they are specified in a sequential block非阻塞性過(guò)程賦值：n非阻塞性過(guò)程賦值運(yùn)用賦值符號(hào)“ =。例如：nb e g i nnL o a d = 32;nR e g A = L o a d;nR e g B = S t o r e;ne n dnallow scheduling of assignments without bl

13、ocking execution of the statements that follow in a sequential block .n Recommended: Use Nonblocking assignments for clocked processes when writing synthesizable code.Always 語(yǔ)句：語(yǔ)句：Always 語(yǔ)句：語(yǔ)句：If-Else StatementsCase StatementClocked ProcessnNonblocking assignments (=) are used for clockednprocessesF

14、unctionFunction- MultiplierispLEVER設(shè)計(jì)流程圖 System Stimulation實(shí)例：Design Blockmodule counter( clk,clr,f,d,q );input clk;input clr;input 1:0f;input 7:0d;output 7:0q;wire clk;wire clr;wire 1:0f;wire 7:0d;reg 7:0q;always(posedge clk or posedge clr)begin if(clr) q=8h00; else case(f) 2b00: q=d; /loads the co

15、unter 2b01: q=q+1; /counts up 2b10: q=q-1; /counts down 2b11: q=q; endcaseendendmoduleStimulus Blocktimescale 100ps/1ps module tb;/inputreg clk;reg clr;reg 1:0f;reg 7:0d;/outputwire 7:0q;counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q);initial begin clk = 0; forever #1 clk = clk;endinitial beg

16、in clr = 1; d = 8h00; f = 2b00; #10 f = 2b10; #10 f = 2b01; #10 clr = 0; #512 f = 2b11; #10 f = 2b10; #512 f = 2b11;endendmodule數(shù)字時(shí)鐘n自制版上按鈕按下、蜂鳴器鳴叫。n四個(gè)數(shù)碼管初始數(shù)值顯示“0、0、0、0。n設(shè)定自制版從左至右，數(shù)碼管稱號(hào)4、3、2、1。n數(shù)碼管1、2顯示分鐘，數(shù)值顯示“0“60；n數(shù)碼管3、4顯示小時(shí)，數(shù)值顯示“0“24；n數(shù)碼管3上的點(diǎn)表示秒閃；n設(shè)定其中一個(gè)按鈕為k1,按下分鐘當(dāng)前顯示值加一。n設(shè)定另外一個(gè)按鈕為k2,按下小時(shí)當(dāng)前顯示值加一。Top圖：詳見(jiàn)參考程序參考資料目錄：VerilogVerilog編程規(guī)范編程規(guī)范.pdf.pdfVerilog HDL