1緒論及工藝基礎(chǔ)ppt課件

1、超大規(guī)模集成電路設(shè)計緒論及工藝原理2課程目標(biāo)n學(xué)習(xí)利用MOS器件構(gòu)建數(shù)字集成電路及簡單的版圖知識n培養(yǎng)電路設(shè)計能力：根據(jù)不同設(shè)計要求面積，速度，功耗和可靠性），進(jìn)行電路分析和優(yōu)化設(shè)計的能力3關(guān)于本課程n聯(lián)系器件和電路知識：SOC、ULSI 、MEMS方向均需要是是功能要求功能要求行為設(shè)計行為設(shè)計VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時序仿真時序仿真布局布線布局布線幅員幅員后仿真后仿真否否是是否否否否是是Sing off4課程教材和參考書n教材：集成電路原理與設(shè)計n參考書：數(shù)字集成電路設(shè)計透視，第二版，Rabaeyn數(shù)字集成電路電路、系統(tǒng)與設(shè)計等5第一章 緒論n集成電路的歷史n集

2、成電路的發(fā)展規(guī)律n等比例縮小原則n未來發(fā)展和挑戰(zhàn)6集成電路的發(fā)展n 第一個晶體管是那年發(fā)明的?n A. 1945 B. 1947 C. 1951 D. 1958n 發(fā)明者當(dāng)時供職與哪家公司?n A. IBM B. Bell Lab C. TI D. Motorola7第一個晶體管Modern-day electronics began with the invention in 1947 of the bi-polar transistor by Bardeen et.al at Bell Laboratories 8The evolution of IC n 第一塊集成電路是那年做出來的?n

3、A. 1956 B. 1958 C. 1959 D. 1961 n 發(fā)明者當(dāng)時供職于哪家公司?nA. IBM B. Bell Labs C. TI D. Motorola 9第一塊集成電路In 1958 the integrated circuit was born when Jack Kilby at Texas Instruments successfully interconnected, by hand, several transistors, resistors and capacitors on a single substrate 10晶體管發(fā)展nTransistor Bard

4、een et.al. (Bell Labs) in 1947nBipolar transistor Schockley in 1948nFirst monolithic IC Jack Kilby in 1958nFirst commercial IC logic gates Fairchild 1960nTTL 1962 into the 1990snECL 1974 into the 1980s11MOSFET 工藝nMOSFET transistor - Lilienfeld (Canada) in 1925 and Heil (England) in 1935nCMOS 1960s,

5、但是有很多工藝加工問題nPMOS in 1960s (calculators)nNMOS in 1970s (4004, 8080) for speednCMOS in 1980s 功耗優(yōu)勢nBiCMOS, Gallium-Arsenide, Silicon-GermaniumnSOI, Copper-Low K, strained silicon, High-k gate oxide.12The First Integrated Circuits Bipolar logic1960sECL 3-input GateMotorola 196613 Intel 4004 Micro-Proces

6、sor19711000 transistors1 MHz operation：NMOS 工藝14Intel Pentium (IV) microprocessor15緒論n集成電路的歷史n集成電路的發(fā)展規(guī)律n等比例縮小原則n未來發(fā)展和挑戰(zhàn)16Moores Lawn1965年，Gordon Moore預(yù)測單個芯片上集成的晶體管的數(shù)目每18個月可以增加一倍n2300 transistors, 108 KHz clock (Intel 4004) - 1971n16 Million transistors (Ultra Sparc III)- 2019n42 Million, 2 GHz clock

7、 (Intel P4) - 2019n125 Million, 3.4Ghz (Intel P4 Prescott)- 2019 Feb 02 17Moores Law plot (from his original paper)18# of Transistors per DieSource: ISSCC 2019 G. Moore “No exponential is forever, but forever can be delayed”19摩爾定律晶體管貶值nGordon Moore在1965年提出了摩爾定律，認(rèn)為芯片上晶體管的數(shù)目每18個月增加1倍，這相當(dāng)于每個晶體管的價格同步下降的

8、過程n假設(shè)1965年一輛豪華跑車的售價是10萬美元，如果該車的價格也能按照摩爾定律發(fā)展，則目前的售價如何？$ per Transistor20緒論n集成電路的歷史n集成電路的發(fā)展規(guī)律n等比例縮小原則n未來發(fā)展和挑戰(zhàn)21MOS器件的發(fā)展：按比例縮小n半導(dǎo)體工藝技術(shù)的發(fā)展遵循摩爾定律：n新工藝的特征尺寸是前代工藝的0.7倍，即器件密度為前代的2倍nMOS器件的發(fā)展就是按比例縮小scaling down的過程22MOSFET縮小趨勢23按比例縮小理論n為了跟上摩爾定律，器件尺寸不斷縮小，短溝效應(yīng)等二級效應(yīng)出現(xiàn)，為了抑制二級效應(yīng)，在器件按比例縮小過程中需要遵守一定的規(guī)則:n恒定電場原則CEn恒定電壓原

9、則CVn準(zhǔn)恒定電場原則QCE24n器件的橫向尺寸和縱向尺寸縮小倍n外加電壓按同樣比例縮小n襯底摻雜濃度按同樣比例增大n對于相鄰兩代工藝， 1.4n n 按比例縮小：按比例縮?。篊E規(guī)則規(guī)則AADDDDjjoxox/ ,/ ,/ ,/NNVVxxttWWLL25MOS器件器件按比例縮小按比例縮小AADDDDjjoxox/ ,/ ,/ ,/NNVVxxttWWLL26按按CE規(guī)則縮小后的器件性能規(guī)則縮小后的器件性能1. 耗盡層厚度的變化耗盡層厚度的變化/222/102/10dBSDSbiAsidBSDSbiAsidXVVVqNXVVVqNXAADDDDjjoxox/ ,/ ,/ ,/NNVVxxt

10、tWWLLCE中通過按比例降低工作電壓和提高襯底摻雜濃度，可以使得源漏pn結(jié)耗盡區(qū)寬度實現(xiàn)按比例縮小272. 閾值電壓的變化閾值電壓的變化 002(2)112(2)/siFBSoxToxoxoxsiAFBSoxoxTqNVQVCCQqNVCCV 閾值電壓不是嚴(yán)格的按比例縮小283. 工作電流的變化工作電流的變化/DDIIeff12DoxGSTDSDSWICVVVVL按CE規(guī)則縮小的器件的導(dǎo)通電流按比例縮小由于溝道寬度w按比例縮小，因此器件的溝道電流密度不變器件的導(dǎo)電因子增加倍29MOS器件縮小前后的器件縮小前后的輸入和輸出特性輸入和輸出特性n根據(jù)實際測量的結(jié)果，按比例縮小后的器件基本符合CE規(guī)

11、則的預(yù)計30 /dDLdtIVCt4.延遲時間和功耗的變化延遲時間和功耗的變化222)( DDDLDDLDPVCfVCfPn按比例縮小后，器件的特性基本按比例變化n性能：速度按比例增加n功耗：由于電流和電壓按比例縮小，功耗按照平方的關(guān)系縮小31按比例CE規(guī)則對電路影響n綜合考慮速度和功耗的參數(shù)PDP按3次方減小，而面積，按照平方減小n可見，CE規(guī)則變化的器件集成度按平方增加，速度線性增加，而功耗平方減小n這就是為什么人們不斷追求半導(dǎo)體工藝的進(jìn)步的主要原因3/)(PDPtPPDPd32按比例變化CE 1工藝參數(shù)的按比例縮小器件尺寸（Tox，L，W，Xj）1/摻雜濃度（Na，Nd）電源電壓（Vdd

12、）1/器件參數(shù)的變化電場1載流子速度1耗盡區(qū)寬度1/電容1/漂移電流1/溝道電阻1電路參數(shù)的變化電路的延遲(TCV/I)1/ 好器件的功耗(PVI)1/2 很好功耗延遲乘積PDP(=PT)1/3 非常好33按比例縮小理論n恒定電場原則CEn恒定電壓原則CVn準(zhǔn)恒定電場原則QCE34Silicons RoadmapYear2019201920192019 20192019Feature size (nm)180130100705035Chip size (mm2)170214235269308354Clock rate (GHz)*Power supply V

13、dd (V)Power (W)90130160170174183For a Cost-Performance MPU(L1 on-chip SRAM cache; 32KB in 2019 doubling every two years)35Worldwide Semiconductor RevenueSource: ISSCC 2019 G. Moore “No exponential is forever, but forever can be delayed”36緒論n集成電路的歷史n集成電路的發(fā)展規(guī)律n等比例縮小原則n未來發(fā)展和挑戰(zhàn)37Gate L

14、ength Scaling微電子未來發(fā)展more moore38微電子未來發(fā)展more than moore3940微電子未來挑戰(zhàn)：物理極限n2019 1000 electrons to change staten2019 8 electrons to change staten2020 - 1 electron to change statenSource: California Computer News, 2019 41微電子未來挑戰(zhàn)：工藝技術(shù)n光刻線條n晶圓尺寸42微電子未來挑戰(zhàn)：經(jīng)濟(jì)因素42G. MooreISSCC 03Litho CosticknowledgeFAB Cost$

15、per Transistor$ per MIPS43 經(jīng)濟(jì)因素：加工費(fèi)用q研制成本每代產(chǎn)品增加1.5倍q增加工藝步驟每代成本增加1.3倍q設(shè)備費(fèi)用q封裝價格q能源價格集成電路原理與設(shè)計集成電路制作工藝：工藝基礎(chǔ)45第二章 集成電路制作工藝n2.1.1 集成電路加工的基本操作n2.1.2 MOS結(jié)構(gòu)和分類n2.2.1 N阱CMOS工藝n2.2.2 深亞微米CMOS工藝n2.3.1 CMOS IC中的寄生效應(yīng)n2.3.2 SOI工藝n2.3.3 CMOS版圖設(shè)計規(guī)則462.1.1 集成電路加工的基本操作n1、形成薄膜二氧化硅、多晶硅、金屬等薄層）n2、形成圖形器件和互連線）n3、摻 雜調(diào)整器件特性）47半導(dǎo)體芯片制作過程48硅片wafer的制作49掩模版mask,reticle的制作50外延襯底的制作511、形成圖形n半導(dǎo)體