武漢大學(xué)_數(shù)電仿真實(shí)驗(yàn).

1、數(shù)字電子技術(shù)仿真實(shí)驗(yàn)數(shù)字電子技術(shù)-仿真實(shí)驗(yàn)報(bào)告（2 / 17）學(xué)院：姓名：學(xué)號(hào)：電氣工程學(xué)院%目錄實(shí)驗(yàn)一 一位全加器的設(shè)計(jì)2一、實(shí)驗(yàn)?zāi)康?二、實(shí)驗(yàn)原理2三、實(shí)驗(yàn)結(jié)果2四、實(shí)驗(yàn)總結(jié)3實(shí)驗(yàn)二 四位全加器的設(shè)計(jì)4一、實(shí)驗(yàn)?zāi)康?二、實(shí)驗(yàn)原理4三、實(shí)驗(yàn)結(jié)果4實(shí)驗(yàn)三、三輸入與門(mén)、三輸入或門(mén)6一、實(shí)驗(yàn)?zāi)康?二、實(shí)驗(yàn)原理6三、實(shí)驗(yàn)結(jié)果6實(shí)驗(yàn)四 8-3優(yōu)先編碼器8一、實(shí)驗(yàn)?zāi)康?二、實(shí)驗(yàn)原理8三、實(shí)驗(yàn)結(jié)果8實(shí)驗(yàn)五 3-8譯碼器10一、實(shí)驗(yàn)?zāi)康?0二、實(shí)驗(yàn)原理10三、實(shí)驗(yàn)結(jié)果10四、實(shí)驗(yàn)總結(jié)12實(shí)驗(yàn)六 八位十進(jìn)制頻率設(shè)計(jì)實(shí)驗(yàn)13一、實(shí)驗(yàn)?zāi)康?3二、實(shí)驗(yàn)原理13三、實(shí)驗(yàn)結(jié)果14四、實(shí)驗(yàn)總結(jié)16數(shù)字電子技術(shù)-仿真實(shí)驗(yàn)報(bào)

2、告（15 / 15）實(shí)驗(yàn)一 一位全加器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?. 掌握QUARTUSII8.0軟件的使用流程；2. 初步掌握VERILOG的編程方法。二、實(shí)驗(yàn)原理一位全加器的真值表如下：abcisumco0000000110010100110110010101011100111111一位全加器的邏輯表達(dá)式為：Sum=abci;Co=a&b|(ab)&ci.三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：module fulladder(a,b,ci,co,sum);input a,b,ci;output co,sum;reg co,sum;always(a|b|ci)beg

3、insum=abci;co=a&b|(ab)&ci;endendmodule2仿真可得如下RTL仿真電路圖：3.合理設(shè)置輸入變量周期，可得各個(gè)變量波形圖如下：四、實(shí)驗(yàn)總結(jié)這門(mén)實(shí)驗(yàn)對(duì)我來(lái)說(shuō)是全新的，QUARTUSII軟件也從沒(méi)接觸過(guò)，通過(guò)認(rèn)真查看并實(shí)踐指導(dǎo)書(shū)上的詳細(xì)的步驟，基本可以做到完成實(shí)驗(yàn)任務(wù)；同時(shí)在老師和同學(xué)們的幫助下，解決了很多問(wèn)題，同時(shí)也讓我對(duì)QUARTUS軟件有了一定的認(rèn)識(shí)。實(shí)驗(yàn)二 四位全加器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?. 掌握?qǐng)D形層次設(shè)計(jì)方法；4. 熟悉QUARTUSII8.0軟件的使用流程;5. 掌握全加器原理，能進(jìn)行多位加法器的設(shè)計(jì)。二、實(shí)驗(yàn)原理1一個(gè)4位全加器可以由4

4、個(gè)1位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相鄰的高位加法器的最低進(jìn)位輸入信號(hào)cin相接。2.4位全加器的實(shí)現(xiàn)也可以借助QUARTUS軟件設(shè)計(jì)中的數(shù)據(jù)流建模實(shí)現(xiàn)，原理相同，書(shū)寫(xiě)簡(jiǎn)潔方便。三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：module adder4(a,b,ci,sum,co);input 3:0a,b;input ci;output 3:0sum;output co;assign co,sum=a+b+ci;endmodule2仿真可得如下RTL仿真電路圖：3.合理設(shè)置輸入變量周期，可得各個(gè)變量波形圖如下：實(shí)驗(yàn)三、三輸入與門(mén)、三輸入

5、或門(mén)一、實(shí)驗(yàn)?zāi)康?.理解簡(jiǎn)單組合電路設(shè)計(jì)方法；2.掌握基本門(mén)電路的應(yīng)用。二、實(shí)驗(yàn)原理三輸入與門(mén)和三輸入或門(mén)真值表如下：abcyandyor0000000101010010110110001101011100111111由真值表可得邏輯表達(dá)式：Yand=a&b&c;Yor=abc;三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：module in3(a,b,c,yand,yor);input a,b,c;output yand,yor;reg yand,yor;always(a|b|c)beginyand=a&b&c;yor=a|b|c;endendmod

6、ule2仿真可得如下RTL仿真電路圖：3.合理設(shè)置輸入變量周期，可得各個(gè)變量波形圖如下：實(shí)驗(yàn)四 8-3優(yōu)先編碼器一、實(shí)驗(yàn)?zāi)康?.熟悉常用編碼器的邏輯功能；2.熟悉VERILOG的代碼編寫(xiě)方法。二、實(shí)驗(yàn)原理1.8-3優(yōu)先編碼器真值表如下：x7x6x5x4x3x2x1x0y2y1y01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X001000000010002.由真值表可得其邏輯表達(dá)式如下： Y2=x4&x5&x6&x7; Y1=(x2&x4&x5|x3&am

7、p;x4&x5|x6|x7); Y0=(x1&x2&x4&x6|x3&x4&x6|x5&x6|x7);三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：module bianma(x,y);input 7:0x;output 2:0y;assign y2=x4&x5&x6&x7;assign y1=(x2&x4&x5|x3&x4&x5|x6|x7);assign y0=(x1&x2&x4&x6|x3&x4&x6|x5&x6|x7)

8、;endmodule2仿真可得如下RTL仿真電路圖：3.合理設(shè)置輸入變量周期，可得各個(gè)變量波形圖如下：實(shí)驗(yàn)五 3-8譯碼器一、實(shí)驗(yàn)?zāi)康?.熟悉常用譯碼器的邏輯功能；2.掌握復(fù)雜譯碼器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理1.3-8譯碼器真值表如下：x2x1x0y7y6y5y4y3y2y1y011110000000110010000001010010000010000010000011000010000100000010000100000010000000000012.由真值表可得其邏輯表達(dá)式如下：y7=x2&x1&x0; y6=x2&x1&x0;y5=x2&x1&am

9、p;x0;y4=x2&x1&x0;y3=x2&x1&x0;y2=x2&x1&x0;y1=x2&x1&x0;y0=x2&x1&x0;三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：module yima(x,y);input 2:0x;output 7:0y;assign y7=x2&x1&x0;assign y6=x2&x1&x0;assign y5=x2&x1&x0;assign y4=x2&x1&x0;assign y3=x2&x1

10、&x0;assign y2=x2&x1&x0;assign y1=x2&x1&x0;assign y0=x2&x1&x0;endmodule2仿真可得如下RTL仿真電路圖：3.合理設(shè)置輸入變量周期，可得各個(gè)變量波形圖如下：四、實(shí)驗(yàn)總結(jié)通過(guò)對(duì)編碼器和譯碼器的學(xué)習(xí)，以及上機(jī)實(shí)踐，我對(duì)Quartus軟件已經(jīng)有了一定的認(rèn)識(shí)，同時(shí)對(duì)VHDL語(yǔ)言編程器整個(gè)設(shè)計(jì)過(guò)程也有了一個(gè)完整的概念和思路，可以按照指定的要求完成實(shí)驗(yàn)項(xiàng)目的程序編寫(xiě)。實(shí)驗(yàn)六 八位十進(jìn)制頻率設(shè)計(jì)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?.進(jìn)一步了解VERILOG語(yǔ)言功能；2.了解EDA在高頻工作下的優(yōu)勢(shì)，這是單

11、片機(jī)無(wú)法比擬的。二、實(shí)驗(yàn)原理采用一個(gè)標(biāo)準(zhǔn)的基準(zhǔn)時(shí)鐘，在單位時(shí)間（如1秒）里對(duì)被測(cè)信號(hào)的脈沖數(shù)進(jìn)行設(shè)計(jì)數(shù)，即為信號(hào)的頻率。八位數(shù)字頻率計(jì)系統(tǒng)可分為四個(gè)模塊：控制模塊、技術(shù)測(cè)量模塊、鎖存器模塊和顯示模塊。1.控制模塊：測(cè)頻控制器的使能信號(hào)（起名為T(mén)STEN），它具有產(chǎn)生一個(gè)1秒脈沖寬度且周期為2秒的信號(hào)，其功能是對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器的使能端進(jìn)行同步控制，當(dāng)其為高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持所計(jì)數(shù)； 控制信號(hào)時(shí)序關(guān)系：2.技術(shù)模塊：在停止計(jì)數(shù)期間，首先要能產(chǎn)生一個(gè)鎖存信號(hào)，用其上跳沿，將前一秒的計(jì)數(shù)值鎖存進(jìn)16位鎖存器中，并由外部的七段譯碼器輸出并穩(wěn)定顯示（設(shè)置鎖存器的好處，在于可以消

12、除周期性清零信號(hào)帶來(lái)的不斷閃爍）；3.鎖存器模塊：信號(hào)鎖存后，必須有一清零信號(hào)對(duì)所有計(jì)數(shù)器進(jìn)行清零，為下一次計(jì)數(shù)做準(zhǔn)備 4，每一個(gè)計(jì)數(shù)器CNT10有4位輸出（00001001分別表示十進(jìn)制中的09），因此需要用四片CNT10。四片CNT10應(yīng)串接起來(lái)，當(dāng)前一片CNT10產(chǎn)生進(jìn)位信號(hào)后，由CARRY_OUT輸出跳變高電平，引入下一片CNT10（也即輸入時(shí)鐘信號(hào)CLK）。為解決逢9進(jìn)1的缺陷，本例各計(jì)數(shù)器采用同步計(jì)數(shù)。各計(jì)數(shù)器的進(jìn)位輸出口與自己使能端相與作為下一個(gè)高位計(jì)數(shù)器的使能端，本例考慮的電路的簡(jiǎn)潔，已將與門(mén)綜合到各個(gè)計(jì)數(shù)器中，各計(jì)數(shù)器sout為與門(mén)輸出端口，a位與門(mén)一個(gè)輸入口。4顯示模塊：以

13、仿真數(shù)字波形的形式顯示。三、實(shí)驗(yàn)結(jié)果1.由實(shí)驗(yàn)原理可列些如下內(nèi)容的VHDL文件：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity baweipinji isport(f_in : in std_logic;clk : in std_logic;dgout : out std_logic_vector(31 downto 0);carry_out : out std_logic ); end baweipinji;architecture behav of baweipinji isco

14、mponent cnt10Port (clk,clr,ena,a: in std_logic;cq: out std_logic_vector(3 downto 0);sout,cout: buffer std_logic);end component;component test_ctlport(clkk : in std_logic;test_en : out std_logic;clr_cnt : out std_logic;load : out std_logic);end component;component reg32port(load : in std_logic;din :

15、in std_logic_vector(31 downto 0);dout : out std_logic_vector(31 downto 0);end component;signal cq1,cq2,cq3,cq4 ,cq5,cq6,cq7,cq8: std_logic_vector(3 downto 0);signal cq9 : std_logic_vector(31 downto 0); signal ena1 : std_logic;signal clr1 : std_logic;signal sout1,sout2,sout3,sout4,sout5,sout6,sout7:

16、std_logic;signal load1 : std_logic; beginu1 : cnt10port map(clk=>f_in,clr=>clr1,ena=>ena1,cq=>cq1,a=>ena1,sout=>sout1);u2 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout1,cq=>cq2,a=>sout1, sout=>sout2);u3 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout2,cq=&g

17、t;cq3,a=>sout2,sout=>sout3);u4 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout3,cq=>cq4,a=>sout3,sout=>sout4);u5 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout4,cq=>cq5,a=>sout4,sout=>sout5);u6 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout5,cq=>cq6,

18、a=>sout5,sout=>sout6);u7 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout6,cq=>cq7,a=>sout6,sout=>sout7);u8 : cnt10port map(clk=>f_in,clr=>clr1,ena=>sout7,cq=>cq8,a=>sout7,cout=>carry_out);u9 : test_ctlport map(clkk=>clk,test_en=>ena1,clr_cnt=>clr1,load=>load1);u10 : reg32port map(load=>load1,dout=>dgout,din=>cq9);cq9(31 downto 28)<=cq8(3 downto 0);cq9(27 downto 24)<=cq7(3 downto 0); cq9(23 downto 20)<=cq6(3 downto 0); cq9(19 downto 16)<=cq5(3 downto 0); cq9(15