第3章習(xí)題答案

1、思考題：題3.1.1 組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入的 ，因此 狀態(tài)不影響 狀態(tài)。答：反饋回路、輸出、輸入。題3.1.2 組合邏輯電路分析是根據(jù)給定的邏輯電路圖，而確定 。組合邏輯電路設(shè)計(jì)是根據(jù)給定組合電路的文字描述，設(shè)計(jì)最簡單或者最合理的 。答：邏輯功能、邏輯電路。題3.2.1 一組合電路輸入信號的變化順序有以下三種情況，當(dāng) 時(shí)，將可能出現(xiàn)競爭冒險(xiǎn)。 （A）00011110 （B）00011011 （C）00101101答：B題3.2.2 清除競爭冒險(xiǎn)的常用方法有（1）電路輸出端加 ；（2）輸入加 ；（3）增加 。答：電容，選通脈沖，冗余項(xiàng)。題3.2.3 門電路的延時(shí)時(shí)間是產(chǎn)生組合邏輯

2、電路競爭與冒險(xiǎn)的唯一原因。（ ）答：×題3.2.4 根據(jù)毛刺產(chǎn)生的方向，組合邏輯的冒險(xiǎn)可分為 冒險(xiǎn)和 冒險(xiǎn)。答：1型、0型。題3.2.5 傳統(tǒng)的判別方法可采用 和 法來判斷組合電路是否存在冒險(xiǎn)。答：代數(shù)法、卡諾圖。題3.3.1 進(jìn)程行為之間執(zhí)行順序?yàn)?，進(jìn)程行為內(nèi)部執(zhí)行順序?yàn)?。答：同時(shí)、依次。題3.3.2 行為描述的基本單元是 ，結(jié)構(gòu)描述的基本單元是 。答：進(jìn)程、調(diào)用元件語句。題3.3.3 結(jié)構(gòu)體中的每條VHDL語句的執(zhí)行順序與排列順序 。答：無關(guān)題3.4.1串行加法器進(jìn)位信號采用 傳遞，而并行加法器的進(jìn)位信號采用 傳遞。（A）超前，逐位 （B）逐位，超前 （C）逐位，逐位 （D）

3、超前，超前答：B題3.4.2 一個(gè)有使能端的譯碼器作數(shù)據(jù)分配器時(shí)，將數(shù)據(jù)輸入端信號連接在 。答：使能端題3.4.3 優(yōu)先編碼器輸入為（優(yōu)先級別最高），輸出為、（為高位）。當(dāng)使能輸入時(shí)，輸出應(yīng)為 。答：110題3.4.4 用4位二進(jìn)制比較器7485實(shí)現(xiàn)20位二進(jìn)制數(shù)并行比較，需要 片。答：5題3.4.5 數(shù)據(jù)分配器的結(jié)構(gòu)與 相反，它是一種 輸入， 輸出的邏輯電路。從哪一路輸出取決于 。答：數(shù)據(jù)選擇器、1路、多路、地址控制端。題3.4.6一個(gè)十六路數(shù)據(jù)選擇器，其地址輸入端有 個(gè)。答：4題3.4.7采用4位比較器7485對兩個(gè)四位二進(jìn)制數(shù)進(jìn)行比較時(shí)，先比較 位。（A）最低 （B）次高 （C）次低 （

4、D）最高答：D題3.4.8使能端的作用是 和 。答：克服競爭冒險(xiǎn)、功能擴(kuò)展。題3.4.9在下列邏輯電路中，是組合邏輯電路的有_。（A）譯碼器 （B）編碼器 （C）全加器 （D）具有反饋性能的寄存器答：A、B、C題3.4.10 4線-10線譯碼器中輸出狀態(tài)只有F2=0，其余輸出端均為1，則它的的輸入狀態(tài)應(yīng)取 。 （A）0011 （B）1000 （C）0010 （D）1001答：C題3.5.1 （1）組合邏輯的PLD不僅基于與、或兩級形式，而且基于查找表結(jié)構(gòu)。（ ）（2）FPGA存儲(chǔ)單元是基于浮柵編程技術(shù)。（ ）（3）FLASH存儲(chǔ)器掉電之后信息丟失。（ ）答：F, F, F題3.5.2 在題表3

5、.1中，寫出各種PLD器件的陣列編程特點(diǎn)： 題表3.1 PLD器件特點(diǎn)類 型陣列與或EPROMPLAPALGAL答： 題表3.1 PLD器件特點(diǎn)類 型陣列與或EPROM固定可編程PLA可編程可編程PAL可編程固定GAL可編程固定題3.5.3利用浮柵技術(shù)制做的EPROM是靠_編程，當(dāng)將外部提供的電源去掉之后，浮柵上的負(fù)電荷_。答：浮柵，不丟失題3.5.4 FLASH編程單元向浮柵注入電子時(shí)，產(chǎn)生 ，釋放電子時(shí)，產(chǎn)生 。（A）雪崩擊穿，隧道效應(yīng) （B）隧道效應(yīng)，雪崩擊穿 （C）齊納擊穿，雪崩擊穿（D）電容效應(yīng)，隧道效應(yīng) （E）齊納擊穿，隧道效應(yīng)答：A題3.5.5 PROM實(shí)現(xiàn)的邏輯函數(shù)采用 表達(dá)式

6、來描述， PLA實(shí)現(xiàn)邏輯函數(shù)采用 表達(dá)式來描述。答：最小項(xiàng)與或，最簡與或式題3.5.6 PROM與陣列需要 ，PLA是根據(jù)需要產(chǎn)生 ，從而減小了陣列的規(guī)模。（A）全譯碼，乘積項(xiàng) （B）編程，最小項(xiàng) （C）編程，最簡與或式（D）最簡與或式，全譯碼 （E）全譯碼，最小項(xiàng)答：A題3.5.7 當(dāng)今可編程集成電路技術(shù)，可以使FPGA的密度 EPLD的密度。（A）大于 （B）等于 （C）小于 （D）小于等于答：A題3.5.8 以FLASH為編程單元的EEPROM浮柵釋放負(fù)電荷時(shí)，一片一片的釋放的原因是 。（A）隧道效應(yīng) （B）雪崩基礎(chǔ) （C）漏極接電源 （D）源極接電源答：D習(xí)題與自檢題習(xí)題3.1 分析題

7、圖3.1所示組合邏輯電路功能。&F1習(xí)題表3.1 習(xí)題3.1真值表A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110F0A&BF&&CF2&F3題圖3.1 習(xí)題3.1電路圖解：組合邏輯電路的輸出函數(shù)表達(dá)式可以直接寫出，也可以先逐級寫出各門電路的輸出，然后得到邏輯電路輸出的函數(shù)表達(dá)式。1） 由邏輯圖得電路輸出函數(shù)的表達(dá)式： 2）根據(jù)表達(dá)式列出真值表見習(xí)題表3.1所示。3）由習(xí)題表3.1可知，此電路只有輸入A、B、C的取值不同時(shí)F=1，否則F=0。因此，題圖3.1所示電路為三變量非一致電路。習(xí)題3.2

8、 請?jiān)O(shè)計(jì)一個(gè)具有可控功能的3位二進(jìn)制加1、減1轉(zhuǎn)換電路，并畫出電路圖。K為控制信號，當(dāng)K=0時(shí)加1，K=1時(shí)減1。解：1) 設(shè)輸入信號A、B、C為421碼，輸出為F3F2F1。K=0時(shí)，輸入信號A、B、C加1，K=1時(shí)，輸入信號A、B、C減1，列出真值表如習(xí)題表3.2所示。2） 根據(jù)真值表列卡諾圖，寫出輸出函數(shù)F3F2F1的邏輯表達(dá)式。習(xí)題表3.2 習(xí)題3.2真值表K A B C F3 F2 F1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11

9、 1 1 01 1 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 03） 畫出電路圖，略。習(xí)題3.3 請?jiān)O(shè)計(jì)一個(gè)5421BCD碼中偶數(shù)個(gè)1檢驗(yàn)電路，并畫出電路圖。解：1) 設(shè)輸入信號A、B、C、D為5421BCD碼，輸出為F。列出真值表如習(xí)題表3.3所示。習(xí)題表3.3 習(xí)題3.3真值表A B C DF 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0

10、 01 1 0 11 1 1 01 1 1 1000 10×××0110 1 ×××2) 根據(jù)真值表列卡諾圖，寫出輸出函數(shù)F的邏輯表達(dá)式。3）畫出電路圖如答題圖3.3所示。習(xí)題3.4 請?jiān)O(shè)計(jì)一表決電路。共有4人參加某學(xué)生集體的三好生投票，多數(shù)人投贊成票可以通過，其中班主任投否決票不通過，即班主任具有一票否決權(quán)。解：1）設(shè)置輸入/輸出變量確定輸入A、B、C和D為投票人，且A為班主任。輸出F為事件“通過”成立。投票人投同意習(xí)題表3.4習(xí)題3.4真值表A B C DF0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00

11、1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000010111票為邏輯1，不同意為邏輯0。輸出通過為邏輯1，不通過為邏輯0。2）列真值表和寫邏輯表達(dá)式在真值表中，列出輸入變量A、B、C和D的所有（全）組態(tài)，根據(jù)題意列出輸出變量，如真值表如習(xí)題表3.4所示。依據(jù)真值表寫出邏輯表達(dá)式。 3）畫出電路圖如答題圖3.4所示。答題圖3.3 習(xí)題3.3電路圖1CDA&FDCA&DCA&BA&答題圖3.4 習(xí)題3.4電路圖1BDA&FBCA&

12、DCA&習(xí)題3.5 試分析題圖3.4電路中，當(dāng)A、B、C、D其中一個(gè)信號改變狀態(tài)時(shí)，是否存在競爭冒險(xiǎn)現(xiàn)象？如果存在競爭冒險(xiǎn)現(xiàn)象，會(huì)發(fā)生在其他變量為何種取值的情況下？是哪種冒險(xiǎn)？如何克服？題圖3.4 習(xí)題3.5圖1A11B1C1DF&&&&解：判斷電路是否存在冒險(xiǎn)有兩種方法，一是分析輸出邏輯函數(shù)表達(dá)式。若在一定條件下函數(shù)式能化簡為：或的形式，則說明當(dāng)變量A在1、0之間變化時(shí)可能引起電路競爭冒險(xiǎn)。第二種方法是分析電路輸出函數(shù)的卡諾圖。若在卡諾圖中出現(xiàn)兩圈相切，而某一變量跨越相切處是在0、1之間變換，則這一變量取值突變時(shí)可能引起電路邏輯冒險(xiǎn)。本例題將用邏輯表達(dá)

13、式判斷電路是否有冒險(xiǎn)并消除冒險(xiǎn)。由題圖3.4知電路的輸出函數(shù)為：由邏輯函數(shù)表達(dá)式知，題圖3.4所示電路有冒險(xiǎn)。并且冒險(xiǎn)可能在下列三種情況下發(fā)生：（1）當(dāng)A=0，B=1，D=1時(shí)，C有“0”冒險(xiǎn)。（2）當(dāng)B=0，C=1，D=1時(shí)，A有“0”冒險(xiǎn)。（3）當(dāng)A=0，B=0，C=1時(shí)，D有“0”冒險(xiǎn)。在輸出的或門輸入端增加一低選通脈沖的方法消除冒險(xiǎn)。題圖3.6 習(xí)題3.6圖1A1DBF&&1&C1習(xí)題3.6 試分析題圖3.6電路中，哪個(gè)信號改變狀態(tài)時(shí)，存在競爭冒險(xiǎn)現(xiàn)象？在哪種取值的情況下，發(fā)生哪種冒險(xiǎn)？如何克服？解：寫出題圖3.6的輸出邏輯函數(shù)表達(dá)式 當(dāng)D= C=1，B=0時(shí)，

14、。由邏輯函數(shù)表達(dá)式知，題圖3.6所示電路有冒險(xiǎn)。并且A 有“1”冒險(xiǎn)?？稍谳敵龅呐c門增加一高選通脈沖的方法消除冒險(xiǎn)。1ABCD11 10題圖3.8 習(xí)題3.7卡諾圖100001010110001100 0100 01 11 10習(xí)題3.7 如題圖3.8所示的一組合邏輯函數(shù)，當(dāng)輸入信號ABCD從0101到1111變化時(shí)，即同時(shí)有2個(gè)信號變化，會(huì)產(chǎn)生邏輯冒險(xiǎn)嗎？如何克服？解：當(dāng)輸入信號ABCD從0101到1111時(shí)變化，AC同時(shí)由0變到1，兩個(gè)狀態(tài)輸出都是1。但變化時(shí)，AC很可能不是同時(shí)變化，有可能A先變，也有可能C先變。如果C先變，則ABCD的路經(jīng)為010101111111，結(jié)果都是1，不會(huì)產(chǎn)生

15、冒險(xiǎn)。如果A先變，則ABCD的路經(jīng)為010111011111， 結(jié)果是101，將會(huì)產(chǎn)生冒險(xiǎn)?？朔半U(xiǎn)的方法：路徑可選010101111111，但有時(shí)不好加以控制，可選擇加選通脈沖的方法解決。習(xí)題3.8 用VHDL設(shè)計(jì)8線-3線優(yōu)先編碼器。解：VHDL實(shí)體有8個(gè)輸入input(0)input(7)代表輸入信號07，3位由低位到高位排列的二進(jìn)制信息輸出。進(jìn)程語句中用的是if順序語句，首先判斷input（7）是否為低，若為低，執(zhí)行接下來的語句，將結(jié)果送到輸出，然后退出進(jìn)程。否則繼續(xù)判別下面的if語句，執(zhí)行程序。用VHDL語言描述優(yōu)先編碼器的程序如下。LIBRARY IEEE;USE IEEE.std

16、_logic_1164.all;ENTITY priorityencoder ISPORT (input:IN STD_LOGIC_VECTURE(7 DOWNTO 0); y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0);END priorityencoder;ARCHITECTURE rtl Of priorityencoder ISBEGIN PROCESS（input） IF(input(7)='0') THENy<= ''000'' ELSIF (input(6)='0' ) THEN y&

17、lt;='001'ELSIF(input(5)='0' ) THEN y<='010'ELSIF (input(4)='0' ) THEN y<='011'ELSIF (input(3)='0' ) THEN y<='100'ELSIF (input(2)='0' ) THEN y<='101'ELSIF (input(1)='0' )then y<='110'ELSE y<='

18、;111' END IF； END PROCESS；END rtl;習(xí)題3.9 3線-8線譯碼器74138及門電路組成的組合邏輯電路如題圖3.10所示。其中，輸入信號A7-A0為地址線。試寫出譯碼器各位輸出所實(shí)現(xiàn)的地址。F0F1F2F3F4F5F6F7題圖3.10 習(xí)題3.9電路圖A0A1A274LS138A0A1A2F0F 1F 2F 3F 4F 5F 6F 7S1S2S3&1A4A5A6A71A3解：譯碼器的使能端有效時(shí), 譯碼器譯碼。由題圖3.10電路可知，譯碼器譯碼，則地址線A3-A7的狀態(tài)應(yīng)為A6=A7= 0，A3=A4=A5= 1。若，則A2A1A0=000，即A7

19、A6A5A4A3A2A1A0=00111000=38H同理得分別為39H，3AH，3BH，3CH，3DH，3EH，3FH。習(xí)題3.10 試分析題圖3.12所示電路, 列出輸入輸出真值表,說明電路的邏輯功能。74283為4位超前進(jìn)位全加器。題圖3.12 習(xí)題3.10電路74283CICOS0S1S2S3A0A1A2A3B0B1B2B3000X1D1D2D10D8D4X4&1X3X20習(xí)題表3.10 真值表 X4 X3 X2 X1 D10 D8 D4 D2 D1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1

20、1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1解：從真值表入手分析此電路。寫出真值表后，如習(xí)題表3.10所示，直接觀察規(guī)律?？梢钥闯鰪?到15共16個(gè)數(shù)字被轉(zhuǎn)成了相應(yīng)的以10、8、4、2、1為權(quán)值的5

21、位BCD碼，邏輯功能也可以說是加6校正電路。1題圖3.13 習(xí)題3.11電路74283CICOS0S1S2S3A0A1A2A3B0B1B2B30110A0A1A2A3=1X習(xí)題3.11 請用74283實(shí)現(xiàn)一個(gè)可控余3碼至8421BCD碼和8421BCD碼至余3碼轉(zhuǎn)換電路。當(dāng)X=0時(shí)實(shí)現(xiàn)余3碼至8421BCD碼，X=1時(shí)實(shí)現(xiàn)8421BCD碼至余3碼。解：1）8421BCD碼至余3碼轉(zhuǎn)換實(shí)際上是加3，設(shè)A為被加數(shù)，B為3，X為控制信號。輸入進(jìn)位位應(yīng)接0，但控制信號X為1時(shí)是加法，所以必須取反。2）余3碼至8421BCD碼實(shí)際上是減3，設(shè)A為被加數(shù)，B取反，然后加輸入進(jìn)位位“1”。但控制信號X為0時(shí)

22、是減法，所以也必須取反。3）將X取反控制異或門作為B=3或B的反碼。連接電路如題圖3.13所示。習(xí)題3.12 題圖3.14電路是一片4位比較器7485、一片顯示譯碼器7447、一片4位全加器74283構(gòu)成的邏輯功能電路，試分析該電路的邏輯功能。解：1）加法電路中，X為控制信號，A為被加數(shù)，B為加數(shù)，X控制A、B完成加法和減法運(yùn)算?？刂菩盘朮為0時(shí)作加法運(yùn)算，X為1時(shí)是減法，B取反，然后加X得負(fù)數(shù)的補(bǔ)碼。2）加法器74283的輸出作為比較器7485的輸入，并和比較器的另一個(gè)輸入信號7比較。如果大于等于7，則比較器7485輸出信號FA<B為0，即送出低電平。此低電平為共陽極7段發(fā)光管提供低電

23、平，使共陽極7段發(fā)光管滅。否則提供高電平，使共陽極7段發(fā)光管發(fā)光具有可能性。3）顯示譯碼器7447是BCD-七段譯碼器，輸出低電平有效，可以直接驅(qū)動(dòng)七段共陽數(shù)碼管。接上限流電阻限制通過發(fā)光二極管的電流,讓發(fā)光管正常發(fā)光。4）經(jīng)上述分析可知，整個(gè)電路的邏輯功實(shí)現(xiàn)了4位可控二進(jìn)制加法、減法電路。而且A-B必須滿足大于零，小于7，A+B小于7，并顯示。如果大于7，數(shù)碼管不顯示。FA<B A3A2A1A0LTRBIBI/RBOabcdefg744711174283CICOS0S1S2S3A0A1A2A3B0B1B2B3B0B1B2B3A0A1A2A3XA3=1題圖3.14 習(xí)題3.12電路FA&

24、gt;BFA=B FA<B 7485A0A1A2A3IA>B IA=BIA<BB0B1B2B31101110習(xí)題3.13 若邏輯函數(shù)F=X2+Y2 ，且X、Y均為2位二進(jìn)制數(shù)。試畫出F(X,Y)的PLA陣列圖。 解：(1)令，。列真值表如下， 習(xí)題表3.13 真值表X1 X0Y1 Y0F4 F3 F2 F1 F0F0 00 00 0 0 0 000 00 10 0 0 0 110 01 00 0 1 0 040 01 10 1 0 0 190 10 00 0 0 0 110 10 10 0 0 1 020 11 00 0 1 0 150 11 10 1 0 1 0101 00 00 0 1 0 041 00 10 0 1 0 151 01 00 1 0 0 081 01 10 1 1 0 1131 10 00 1 0 0 191 10 10 1 0 1 0101 11 00 1 1 0 1131 11 11 0 0 1 018(2) 化簡，, ，(3) PLA陣列實(shí)現(xiàn)如答題圖3.13所示。題圖3.15 習(xí)題3.14PLA陣列B1