可編程邏輯實驗報告楊宜競

1、西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 用原理圖輸入法設(shè)計門電路一：實驗?zāi)康?. 掌握PLD芯片的基本使用方法，熟悉EDA軟件MAX+PLUS操作。2. 學(xué)會利用軟件方針和硬件實現(xiàn)對數(shù)字電路的邏輯功能進行驗證和分析。3. 能夠利用CPLD器件開發(fā)具有基本與非邏輯功能的數(shù)字電路。二：實驗所用儀表及主要器材PC， EDA軟件MAX+PLUS。三：實驗原理簡述（原程序、真值表、原理圖） 可編程邏輯實驗是建立在數(shù)字電路基礎(chǔ)實驗上的一個更高層次的設(shè)計性試驗。它是借助可編程邏輯器件（PLD），采用在系統(tǒng)可編程邏

2、輯技術(shù)（ISP），利用電子設(shè)計自動化軟件（EDA），在計算機（PC）平臺上進行的。這與以往的基于獨立元器件的實驗在實驗方法、實驗手段和實驗儀器上都有很大不同，要求操作者具有一定的計算機軟件操作基礎(chǔ)。 在MAX+PLUS環(huán)境下，數(shù)字電路的設(shè)計流程如圖7.3所示。MAX+PLUS軟件操作詳見第6章。在實驗過程中應(yīng)特別注意：（1） 圖形輸入完畢后，保存源文件時，后綴名為“.gdf”；（2） 將欲編譯的文件設(shè)定為當(dāng)前工程；（3） 管腳分配時要注意CPLD實驗板上的邏輯開關(guān)和LED發(fā)光二極管等輸入/輸出變量與CPLD芯片管腳的對應(yīng)關(guān)系，保證一一對應(yīng)；（4） 下載安裝時，選擇硬件類型為“Byte Blas

3、ter”。四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析） 西安郵電大學(xué)可編程邏輯實驗報告西安郵電大學(xué)可編程邏輯實驗報告五：實驗心得（實驗中問題的解決方法等） 第一次接觸用軟件畫圖，我總是會由于自己的馬虎大意忘了給元器件更改名字，在后面的試驗中我總是會提前提醒自己注意這些細節(jié)。西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 用文本輸入法設(shè)計門電路一：實驗?zāi)康?.進一步熟悉MAX+plus II軟件，學(xué)習(xí)用文本輸入法設(shè)計電路。 2.進一步熟悉 CPLD 數(shù)字電路設(shè)計流程。 3.學(xué)習(xí)初步的

4、 VHDL 程序設(shè)計方法。二：實驗所用儀表及主要器材 PC，可編程邏輯電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）1)示例【例7.1】二輸入與非門的VHDL描述。方法一：Library ieee;Use ieee.std_logic_1164.all;Entity nand2 isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of nand2 isBeginy<=a nand b;End; 方法二：Library ieee;Use ieee.std

5、_logic_1164.all;西安郵電大學(xué)可編程邏輯實驗報告 Entity nand2 isPort(a,b:in std_logic;y:out std_logic);End;Architecture rel_2 of nand2 isSignal co:std_logic_vector(1 downto 0);Begin co<=a&b;Process(a,b) Case co is When”00”=>y<=1; When”01”=>y<=1; When”10”=>y<=1; When”11”=>y<=0; When oth

6、ers=>y<=X; End case;End process;End;四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析） 西安郵電大學(xué)可編程邏輯實驗報告五：實驗心得（實驗中問題的解決方法等） 第二次的實驗相較于第一次而言進行還算順利，可是對實驗步驟依然不是非常熟練的我還是頻頻出錯，幾度弄錯實驗步驟的順序，但是我還是對著源程序把自己由于粗心造成的問題一一找了出來。西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1202班姓 名楊宜競教師簽字 實驗名稱 組合邏輯電路設(shè)計（一）-編譯碼器設(shè)計一：實驗?zāi)康模?）熟悉組合邏輯

7、電路的VHDL描述方法。（2）掌握利用CPLD器件實現(xiàn)組合邏輯數(shù)字電路的方法和過程。（3）熟練掌握“if.else.”語句的用法。二：實驗所用儀表及主要器材 PC機，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）【例7.4】三線-八線（74138）譯碼器的設(shè)計。 源程序：Library ieee;Use ieee.std_logic_1164.all;Entity decoder_3_to_8 isPort(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7

8、 downto 0);End;Architecture rtl of decoder_3_to_8 isSignal indata:std_logic_vector(2 downto 0);Begin Process(indata,g1,g2a,g2b)Begin Indata<=c&b&a;西安郵電大學(xué)可編程邏輯實驗報告If(g1=1 and g2a=0 and g2b=0) thenCase indata isWhen”000”=>y<=”11111110”;When”001”=>y<=”11111101”;When”010”=>y<

9、;=”11111011”;When”011”=>y<=”11110111”;When”100”=>y<=”11101111”;When”101”=>y<=”11011111”;When”110”=>y<=”10111111”;When”111”=>y<=”01111111”;When others=>y<=”ZZZZZZZZ”; End case; Else Y<=”11111111”; End if; End process;End;四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析）librar

10、y ieee;use ieee.std_logic_1164.all;entity zx isport(X3,X2,X1,X0:in std_logic; y:out std_logic_vector(3 downto 0);end;architecture rtl of zx issignal indata: std_logic_vector(3 downto 0);beginprocess(indata,X3,X2,X1,X0)beginindata<=X3&X2&X1&X0;case indata iswhen"0000"=>y&l

11、t;="0011"when"0001"=>y<="0100"when"0010"=>y<="0101"when"0100"=>y<="0111"when"0101"=>y<="1000"when"0110"=>y<="1001"when"0111"=>y<="1010"

12、;when"1000"=>y<="1011"西安郵電大學(xué)可編程邏輯實驗報告when"1001"=>y<="1100"when others=>y<="ZZZZ"end case;end process;end;五：實驗心得（實驗中問題的解決方法等） 經(jīng)過前幾次實驗，這次實驗進行比較順利，很快就完成了?？蓪嶒灲Y(jié)果出現(xiàn)了問題。幾番檢查發(fā)現(xiàn)是程序的編寫出了錯誤，修正之后，最終得到了正確的結(jié)果，實驗順利完成。西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號051

13、24100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 組合邏輯電路設(shè)計（二）-三態(tài)門、數(shù)選器、邏輯運算器一：實驗?zāi)康模?）掌握三態(tài)門、數(shù)選器、邏輯運算器三種組合邏輯電路的設(shè)計方法，及其VHDL描述方法。（2）掌握利用CPLD器件開發(fā)組合邏輯電路的方法。二：實驗所用儀表及主要器材 PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）【7.5】數(shù)選器74153的VHDL描述。源程序：Library ieee;Use ieee.std_logic_1164.all;Entity mux4 isPort(d

14、0,d1,d2,d3:in std_logic; St:a,b,in std_logic; y:out std_logic);End;Architecture bhv of mux4 isSignal co:std_logic_vector(1 downto 0);Begin Process(st,a,b) begin西安郵電大學(xué)可編程邏輯實驗報告co<=b&a; If(st=1) then Case co is When”00”=>y<=d0; When”01”=>y<=d1; When”10”=>y<=d2; When”11”=>y&

15、lt;=d3; When others=>y<=0;End case; End if; End process;End;四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析）五：實驗心得（實驗中問題的解決方法等） 總結(jié)了之前的經(jīng)驗，在每次做實驗之前我都會認真的分析實驗內(nèi)容，再把課本上的參考實驗進行認真的分析之后再去做自己的實驗，我發(fā)現(xiàn)這樣下來我的收獲真的很多。 西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 顯示驅(qū)動電路設(shè)計一：實驗?zāi)康?（1）掌握七段譯碼器的工作原理。 （2）學(xué)

16、習(xí)顯示驅(qū)動電路的VHDL描述方法。 （3）學(xué)會運用波形激勵來仿真程序的正確性。 （4）了解數(shù)碼管掃描顯示的原理及實現(xiàn)。二：實驗所用儀表及主要器材 PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，相關(guān)元器件及導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖） 1)數(shù)碼管工作原理及譯碼原理 八段數(shù)碼管如圖7.12所示，為共陰極數(shù)碼管。當(dāng)陽極輸入端為“1”時，對應(yīng)的數(shù)碼管段就發(fā)光。通過控制發(fā)光的段，可以形成不同的數(shù)字。h段是小數(shù)點。數(shù)碼管譯碼原理如圖7.13所示，其中A、B、C、D為BCD碼輸入信號，a、b、c、d、e、f、g接數(shù)碼管輸入，通過輸入不同的二進制碼組，數(shù)碼管

17、上顯示相應(yīng)的數(shù)值。譯碼真值表如表7.12所示。四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析）源程序：library ieee;use ieee.std_logic_1164.all;entity zxxx isport(D,C,B,A:in std_logic; y:out std_logic_vector(7 downto 0);西安郵電大學(xué)可編程邏輯實驗報告end;architecture rtl of zxxx issignal indata: std_logic_vector(3 downto 0);beginprocess(indata,D,C,B,A)beg

18、inindata<=D&C&B&A;case indata iswhen"0000"=>y<="11111100"when"0001"=>y<="01100000"when"0010"=>y<="11011010"when"0011"=>y<="11110010"when"0100"=>y<="01100110&quo

19、t;when"0101"=>y<="10110110"when"0110"=>y<="10111110"when"0111"=>y<="11100000"when"1000"=>y<="11111110"when"1001"=>y<="11110110"when"1010"=>y<="111011

20、10"when"1011"=>y<="00111110"when"1100"=>y<="10011100"when"1101"=>y<="01111010"when"1110"=>y<="10011110"when"1111"=>y<="10001110"when others=>y<="XXXXXXXX&

21、quot;end case;end process;end; 西安郵電大學(xué)可編程邏輯實驗報告五：實驗心得（實驗中問題的解決方法等） 總結(jié)了之前的經(jīng)驗，這次實驗進度還不錯，但又出現(xiàn)了新的問題。在老師的細心指導(dǎo)之下，最終圓滿地解決了問題，完成實驗。 西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 觸發(fā)器設(shè)計一：實驗?zāi)康?（1）認識RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器。 （2）掌握RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器的邏輯功能及動作特點。 （3）能夠通過CPLD開發(fā)實現(xiàn)具有觸發(fā)器功能的數(shù)字電路。二：實

22、驗所用儀表及主要器材 PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）【例7.10】帶同步置/復(fù)位端、上升沿觸發(fā)的D觸發(fā)器設(shè)計。Library ieee;Use ieee.std_logic_1164.all;Entity en_dff_1 isPort(d,clk,Rd,Sd:in std_logic; q,qb:out std_logic);End;Architecture rtl of en_dff_1 isSignal q_temp,qb_temp:std_logic;Begin Process(clk) B

23、egin If(clkevent and clk=1)then If Rd=0then 西安郵電大學(xué)可編程邏輯實驗報告 q_temp<=0; qb_temp<=1; Elsif Sd=0then q_temp<=1; qb_temp<=0; Else q_temp<=d; qb_temp<=not q_temp; End if; End if; End process; q<=q_temp; qb<=qb_temp;End;四：實驗測量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析）西安郵電大學(xué)可編程邏輯實驗報告五：實驗心得（實驗中問題

24、的解決方法等） 總結(jié)了之前的經(jīng)驗，這次實驗總的來說還好，但又遇到新的問題。在同學(xué)的幫助之下，最終圓滿地解決了問題，完成實驗。 西安郵電大學(xué)可編程邏輯實驗報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 移位寄存器設(shè)計一：實驗?zāi)康?（1）掌握移位寄存器的VHDL語言描述方法。 （2）掌握利用移位寄存器來進行計數(shù)器等邏輯電路的設(shè)計方法。二：實驗所用儀表及主要器材PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）源程序：Library ieee;Use ieee.s

25、td_logic_1164.all;Entity shifter isPort(d,clk,Rd:in std_logic; q:out std_logic_vector(3 downto_0);End;Architecture atl of shifter isSignal a:std_logic_vector(3 downto 0);Begin Process(clk) Begin If(clkevent and clk=1)thena<=a(2 downto 0)&d; End if; End process;西安郵電大學(xué)可編程邏輯實驗報告q<=a;End;四：實驗測

26、量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測試實分析）西安郵電大學(xué)可編程邏輯實驗報告源程序1Library ieee;Use ieee.std_logic_1164.all;Entity sl isPort(clk:in std_logic; q:out std_logic_vector(3 downto 0);End;Architecture rel of sl issignal a:std_logic_vector(3 downto 0);beginprocess(clk) beginif( clk'event and clk='1')thencase a i

27、swhen"1000"=>a<="0100"when"0100"=>a<="0010"when"0010"=>a<="0001"when"0001"=>a<="1000"when others=>a<="1000"end case;end if;end process;q<=a;end;源程序2library ieee;use ieee.std_log

28、ic_1164.all;entity cd isport(cp: in std_logic; q: out std_logic_vector(4 downto 0);end;architecture rtl of cd issignal a: std_logic_vector(4 downto 0);begin process(cp)begin if(cp' event and cp='1') thencase a is 西安郵電大學(xué)可編程邏輯實驗報告when"00000"=>a<="00001"when"0

29、0001"=>a<="00011"when"00011"=>a<="00111"when"00111"=>a<="01111"when"01111"=>a<="01110"when"01110"=>a<="01100"when"01100"=>a<="01000"when"01000&q

30、uot;=>a<="10000"when"10000"=>a<="11000"when"11000"=>a<="11100"when"11100"=>a<="11110"when"11110"=>a<="11111"when"11111"=>a<="10111"when"10111"=&

31、gt;a<="10011"when"10011"=>a<="10001"when"10001"=>a<="00000"when others=>a<="00000"end case;q<=a;end if;end process;end;五：實驗心得（實驗中問題的解決方法等） 經(jīng)過幾次的實驗之后，我可以熟練使用軟件，盡管這個過程中，有時我會因為粗心出現(xiàn)一些小問題，可我還是會仔細檢查找到自己的問題所在。 西安郵電大學(xué)可編程邏輯實驗

32、報告系 別電子工程學(xué)院學(xué) 號05124100（32）成 績班 級光電1203班姓 名楊宜競教師簽字 實驗名稱 計數(shù)器設(shè)計一：實驗?zāi)康?（1）進一步熟悉MAX+plus II軟件以及用文本輸入法設(shè)計電路。（2）進一步熟悉時序電路設(shè)計。（3）熟悉計數(shù)器的程序設(shè)計方法。二：實驗所用儀表及主要器材PC，可編程邏輯實驗電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬用表，導(dǎo)線若干。三：實驗原理簡述（原程序、真值表、原理圖）源程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ls160 isPort(clk,Rd,Sd,ep,et:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); co:out std_logic);